福田昭のセミコン業界最前線
2030年に1,000層の「超高層セル」を実現するSamsungの3D NAND技術
2024年1月5日 06:11
3D NANDフラッシュメモリの高層化が止まらない。2013年に24層(ワード線の積層数)で始まった3D NANDフラッシュメモリの積層数は、9年後の2022年には約10倍の236層に達した。翌年(2023年)には、321層の3D NANDフラッシュメモリ(以降は3D NANDフラッシュと表記)の開発が発表されている(参考記事)。
ワード線(セルトランジスタのゲート線)の積層数を増やす「高層化」は、3D NANDフラッシュの記憶密度(単位面積当たりの記憶容量)を高める最も重要な技術である(参考記事)。ワード線の積層数を2倍にすると、単純計算では記憶密度は2倍に高まるからだ。
3D NANDフラッシュ最大手のSamsung Electronics(以降はSamsungと表記)は、近い将来にワード線の積層数は1,000層を超えると予測しており、1,000層の実現を見据えた技術開発を進めている。その一端を、2023年(昨年)12月9日～13日に米国で開催された国際学会「IEDM 2023」で公表した(講演番号35-1、招待講演)。
現在の3D NANDフラッシュ技術世代(最先端世代)は、第8世代(「第8世代V-NAND」あるいは「V8」とSamsungは呼称)から第9世代(「V9」)に差し掛かるところにある。第8世代(V8)は最大236層であり、すでに試作チップが国際学会ISSCCで2022年2月に発表済みだ。同年11月7日にはSamsungが、V8技術とTLC技術(3bit/セル技術)の組み合わせによる記憶容量1Tbitの3D NANDフラッシュの量産を始めたと公式にアナウンスした。
過去の開発トレンドから世代ごとに1.35倍前後の高層化を仮定すると、「2030年にV13世代でワード線の積層数が1,000層を超える」と予測できる。Samsungは2022年12月に技術ブログで3D NAND技術の将来に関して「2030年に1,000層」を目指して開発していくと表明していた。
IEDM 2023の招待講演では1,000層前後に達する3D NAND世代を「V13」世代と述べており、「2030年に「V13」世代でワード線の積層数を1,000層に高める」という開発目標で間違いなさそうだ。
5世代で100層から2世代で100層、さらには1世代で100層を追加へ
SamsungはIEDMの招待講演で始めに、3D NANDフラッシュの高層化が指数関数的に速度を高めていると指摘した。当初は100層に達するまでに、およそ5世代かかった。
ちなみにSamsungの場合、第5世代(V5)が92層、第6世代(V6)が128層である。ところが第6世代(V6)の128層を起点に100層を追加するまでに、2世代しか経過していない。V6の次々世代である第8世代(V8)のワード線積層数は最大236層に達している。V6の上に108層を積み重ねたことになる。
このペースを継続すると第9世代(V9)は300層を超え、第10世代(V10)は430層、第11世代(V11)は580層に達する(注 : 筆者による予測であり、Samsungの発表ではない)。1世代で100層を追加し、さらには1世代で150層を上に積み増すことになってしまう。
当然ながら、このような高層化はチャンネルスルーホール(チャンネルホール)などのアスペクト比(縦横比)を急激に増加させる。エッチングと成膜の難度が高まるとともに、工程のコスト(製造装置の価格上昇とスループットの低下)が上昇する。
アスペクト比を少しでも下げるためには、ワード線層の厚みと層間絶縁膜の厚みを薄くしたい。チップ解析サービス企業のTechInsightsが2023年8月にフラッシュメモリ関連のイベント「フラッシュメモリサミット(FMS)」で公表したデータによると、3D NANDフラッシュ大手の中ではSamsungのワード線ピッチ(垂直方向)が群を抜いて狭い。言い換えると、ワード線(ゲート層)と絶縁膜(スペーサ層)を率先して薄くしてきたことになる。
ただし、ワード線ピッチの縮小は、上下に隣接するセルトランジスタ間で電気的な干渉が大きくなることを意味する。過去にプレーナ型NANDフラッシュの微細化に終止符を打ったのと同じ問題が、3D NANDフラッシュでも起こっている。
すでに、ワード線と絶縁層の厚みは40nm前後(合計値 : ピッチ)で薄型化の限界に来ており、第8世代(V8 : 236層)以降は何らかの工夫なしにはゲートピッチを狭くできない。また高層化と同様に重要な横方向の微細化では、同一寸法当たり(ユニット当たり)のチャンネルホール数を増やす手法があるものの、この手法もほとんど限界に来ているという。
1,000層超の高層化によってシリコンダイの積層枚数に制限が加わる
すると何が起こるか。ワード線の最小ピッチを仮に45nmとすると、100層で45×100イコール4,500nm(4.5μm)となる。実際のメモリセルアレイはソース線やダミーワード線などがあり、物理的な100層はメモリセルストリングに換算すると92層前後に減る。つまり第5世代(V5)相当となる。逆の表現をすると、メモリセルのワード線積層数で1,000層というのは、物理的には1,050層を超えるとみられる。45×1,050イコール47,250nm(47.3μm)となる。
3D NANDフラッシュでは4枚以上のシリコンダイを積層するパッケージが珍しくない。8枚、16枚という製品例もある。1,000層でメモリセルアレイの厚みが50μm、その下にある周辺回路の厚みを30μmと仮定すると、ダイ積層用スペーサを含めた厚みは100μmに達する。
パッケージの厚み(モールド樹脂部分のみ)を0.9mm(900μm)とすると、8枚のダイを積層したあたりでダイの枚数が最大値に達してしまう。現時点では16枚積層でも余裕はあるものの、2030年代には16枚積層が困難になる将来が見える。
記憶技術は電荷注入から分極反転あるいは抵抗変化へ
上下に隣接するセルトランジスタの電気的な干渉を緩和する手段として考えられているのが、記憶技術の変更である。フラッシュメモリは電荷の注入と引き抜きによってセルトランジスタのしきい電圧を制御し、データを記憶している。セルトランジスタは電荷の漏れによる隣接セルへの干渉を防がなければならない。このことが薄型化を阻害する。
Samsungが開発しているのは、強誘電体膜のセルトランジスタだ。セルトランジスタのゲート絶縁膜(複層)の一部を強誘電体膜に変更し、強誘電体膜の分極方向の違いによってデータを記憶する。原理的には、上下に隣接するセルトランジスタ間で分極の違いが干渉することはない。
SamsungはIEDMの同じセッションで強誘電体セルトランジスタの3D NAND構造を試作した結果を発表している(講演番号35-4)。複数の分極ドメインを制御することで多値記憶にも対応する。講演ではなく論文(35-1)では、相変化メモリ素子をチャンネル側にレイアウトしたセルトランジスタのアイデアも提示していた。
非セルアレイ領域の面積が急激に拡大
メモリセルアレイのスタック(デッキ)には、「ステアケース(階段)」と呼ぶワード線を垂直方向に引き出す領域が欠かせない。チャンネルホールアレイ(セルトランジスタアレイ)領域のワード線積層数が増加すると、ステアケース領域の面積も拡大する。さらにワード線デコーダ(X-dec)回路の面積も増加する。
ステアケースとワード線デコーダを合計したシリコン面積はワード線の積層数を増やすよりも速いペースで拡大するので、ワード線積層数を増やしてもシリコンダイサイズが小さくならない、という状態が将来は出現する。
Samsungの予測では、ワード線積層数が1,500層を超えたあたりでステアケースとデコーダを合計したシリコンの面積がセルトランジスタアレイの面積を超えてしまう。ワード線積層数が1,500～2,500層の超高層領域では、ワード線積層数を増やしてもシリコンダイが小さくならない(記憶密度が向上しない)。
ワード線コンタクトホールをワード線の双方向につないでステアケースを省く
そこでステアケース領域の面積を削減する手法をSamsungは考案した。現在のワード線コンタクトホール(ステアケースから上方あるは下方に伸びる)は、ワード線の端部に位置する。接続するワード線の方向は1方向だけである。対策技術では、ワード線コンタクトをワード線の中央部に配置し、ワード線の左右2方向とつなぐ。ステアケースのような階段状領域は作らない。
さらに、周辺回路とワード線デコーダ回路を別々のウェハに作成し、メモリセルアレイのウェハと貼り合わせる。これらの工夫によってシリコンダイ面積の縮小(記憶密度の向上)を継続する。
高アスペクト比エッチングのコストが近い将来に急激に上昇
3D NANDフラッシュの製造プロセスでは、高アスペクト比のエッチング(HARC(High Aspect Ratio Contact)エッチング)を繰り返す。代表的なHARCエッチングは4つある。
チャンネルホール(CHH : Channel Hole)、ワード線形成用トレンチ(WLC : Word Line Cut)、セルメタルコンタクト(CMC : Cell Metal Contact(ワード線の引き出し用ホール))、スルービア(THV : Through Via(シリコン基板側の周辺回路とセルアレイの最上層(ドレイン側)付近を結ぶビア))と少なくとも4回のエッチング処理を実施しなければならない。これらのエッチング工程によるコスト(HARCコスト)は、製造コスト全体でかなりの比率を占める。
それでも第4世代(V4 : 最大64層)の3D NANDフラッシュ製造では、プロセス全体に占めるHARCコストは21%にとどまっていたと述べる。それが第10世代(V10)以降ではたとえばCHHだけでも4回、そのほかのHARCは2回のエッチングを繰り返すため、プロセスコスト全体に占める比率は35%に上昇する。厳密にはHARCコストの急激な上昇が製造コスト全体を押し上げ、許容できない水準に達する。
4種類のHARCエッチングを一括して実施
HARCエッチングのコストを下げる基本的な手法は、エッチング回数を減らすことだ。SamsungはCHH、WLC、CMC、THVのHARCエッチングを一括して実施することによってエッチングの回数を下げることを考えた。ここで問題となるのが、CMCだけはワード線の高さに応じてエッチングの深さが異なることだ。これではCHHやWLCなどと一括してエッチングすることは、きわめて難しい。
そこでCMCのエッチングもCHHやWLCなどと同様にメモリセルアレイの底まで実施し、エッチングの深さをそろえることにした。そしてワード線積層数と同じ本数のCMCホールを個々に、適切なワード線とだけ接続する(具体的な接続方法は不明)。
すなわち4種類のHARCスタックを一括して形成し、ブロック(デッキ)を作る。ブロックを積層することで高層化を実現する。この手法によってHARCエッチングのコストが製造コストに占める比率は、18%と劇的に低下する。
チャンネルの再結晶化は2世代程度の延命にとどまる
最後の課題は高層化(チャンネルホール高さの増加)によるセル電流の減少である。チャンネルの材料は多結晶シリコン(Si)であり、そもそも抵抗値はあまり低くない。熱処理を利用した再結晶化によって結晶粒のサイズを大きくすると抵抗値は少し下がる。しかし結晶粒サイズの大型化は限界に達しているとする。
対策としてすでに考案され、試作評価がなされているのがチャンネルの再結晶化(エピタキシャル成長)である。「MILC(Metal Induced Lateral Crystallization、講演者は「ミルク」と呼んでいた)」と称される。ただしMILCは根本的な解決手法にはならないという。チャンネル電流は一時的に高まるものの、1世代～2世代の延命にとどまる。たとえば第11世代(V11)でMILCを導入してセル電流を高めても、第13世代(V13)ではセル電流が下がって再びセンシングが困難になる。
最終的には、メモリセルアレイを複数のウェハに分割して形成することで、チャンネルホールの高さ(長さ)を制限することになるとSamsungは予測する。
2030年と言えば、現在(2024年)から6年後である。6年後に製品の量産を開始する計画であれば、今から開発を進めておかないと、到底間に合わない。そして新しい要素技術はトラブルが付き物なので、複数の新技術を特定世代で集中して採用するのではなく、なるべく分散して導入したい。
最も安全なのは従来技術の改良だが、それが限界に来ている。第9世代(V9)から第13世代(V13)までの5世代で1つずつ新しい要素技術を採用していく。この程度がぎりぎりのラインだろう。
こういった事情はほかの3D NANDフラッシュ大手でも、基本的には同じである。複数の新しい要素技術を開発し、その中でどの技術を採用するか。フラッシュ大手各社の選択に注目したい。