福田昭のセミコン業界最前線
Samsung、今後の3D NANDフラッシュの課題と対策を解説
2023年5月25日 11:09
会場ホテルは以前と同じだが開催場所を変更
半導体メモリ技術の研究開発に関する国際学会「国際メモリワークショップ(2023 IEEE 15th International Memory Workshop(IMW 2023))」が、米国カリフォルニア州モントレーで2023年5月21日(米国太平洋時間)に始まった。21日にはプレイベントである技術講座(チュートリアル)が開催された。翌22日は、24日までの予定でメインイベントである技術講演会(テクニカルカンファレンス)が始まった。
会場は前回(2019年)のモントレー開催と同様に「Hyatt Regency Monterey」ホテルである。ただしホテル内の開催場所は前回までの会議棟ではない。フロントデスクのあるメイン棟に併設された宴会場に変更された。恥ずかしい話なのだが筆者は変更を知らず、最初に会議棟に行ってしまった。当然ながら中は空っぽで、青ざめて開催場所がどこなのかをホテルのイベント案内で探す羽目になった。
投稿論文の数は前年の1.4倍に増加
22日の技術講演会は、チェアパーソンによる恒例の開会挨拶で始まった。挨拶に立ったのは総合チェアパーソンを務めるThomas Mikolajick氏(NaMLabおよびドレスデン工科大学)である。
IMW 2023の投稿論文数は59件である。前年(IMW 2022)の43件から大幅に増えた。技術講演に採択された論文の数は17件で、前年の16件とほぼ変わらない。ポスター発表に採択された論文の数は14件で、前年の11件から少し増えた。口頭講演とポスター発表を含めた採択率は53%で、前年の63%から10ポイント低下した。
分野別の比率ではフラッシュとDRAMが拡大
採択された論文(口頭発表とポスター発表の合計)の分野別割合では、フラッシュメモリとDRAMの増加が目立つ。最も多いのは「フラッシュメモリ(Flash)」で30%を占める(前年は18%)。次いで「強誘電体メモリ(FERRO)」と「不揮発性メモリ応用(NVM Applications)」が15%で並ぶ(前年は前者が24%でトップ、後者が13%)。
4番目には「磁気メモリ(MRAM)」と「DRAM」がともに11%で続く(前年は前者が18%、後者はほぼゼロ)。以降は「抵抗変化メモリ(RRAM)」が7%(前年は11%)、「特殊なメモリ(Special technologies)」が7%(前年は8%)、「相変化メモリ(PCRAM)」が4%(前年は8%)となった。
Samsungが3D NANDの要素技術を公式に開示
ここからは、IMW 2023の初日午前に実施された3件のキーノート講演(タイトルと講演者については本コラムで既報)から、Samsung ElectronicsのSunil Shim氏による3D NANDフラッシュメモリ技術の将来動向に関する講演の概要をご報告する(講演番号および論文番号は1.3)。
講演の始めでは、3D NANDフラッシュ大手各社がこれまで開発してきた世代と、セル(ワード線あるいはゲート)の積層数を概観した。世界で初めて3D NANDフラッシュを2013年に商品化したSamsung Electronics(以降はSamsungと表記)に始まり、SK hynix、キオクシア-Western Digital連合(元は東芝-SanDisk連合)、Micron Technology-Intel連合(現在は連合を解消)、YMTCの開発実績を年表で示した。また各社が採用してきた3D NANDフラッシュの要素技術とその変化についても一覧表でまとめていた。
これらの表組みで注目すべきは、Samsungが採用してきた要素技術のいくつかを公式に開示したことだろう。例えばセルスタック(ティアー)の数である。Samsungを除く3D NANDフラッシュ大手各社はセル(ワード線)の積層数が64層から128層までの世代でセルスタックを2つに分割してエッチングのアスペクト比を緩和する手法を採用した。ところがSamsungは128層(第6世代)までシングルスタック継続してきた。176層(第7世代)で初めてセルスタックを2つに分割した。
また周辺回路とメモリセルアレイを重ねてシリコン面積を節約する手法は、同じく176層で初めて採用した。
3D NANDは過去10年でセルの積層数を10倍に拡大
Samsungが3D NANDフラッシュを製品化したとき、セルの積層数は24層だった。すでに述べたように2013年のことだ。2022年～2023年の時点で、セルの積層数は200層を超え、最大で236層に達した。過去10年で積層数は10倍に拡大したことになる。
3D NANDフラッシュ大手各社が「第8世代」と呼称している世代が、最大236層に相当する。別の表現をすると、メモリセルアレイの記憶密度はこの10年で10倍に向上したことになり、理論的なビットコスト(記憶容量当たりの製造コスト)は10分の1に低下したことになる。
そしてSamsungの第8世代こと「V8-NAND」では、メモリスルーホール(ピラー)を形成する超高アスペクト比のエッチングに、低温プロセスを導入した。エッチングを低温下で実施することにより、垂直方向のエッチング速度を従来の高温プロセスに比べて1.5倍に高めた。この要素技術が236層の実現に大きく貢献したという。
将来の3D NANDフラッシュが抱える課題と対策
3D NANDフラッシュの記憶密度をさらに高め、なおかつ動作速度を維持しようとすると、その将来にはさまざまな課題が立ちふさがる。
セルの積層数をこれまで通りに増やすことは、さらに難しくなる。そこで垂直方向ではなく、横方向の密度を高めようとしている。前年のIMW 2023に関するレポートでもご報告したように、犠牲エッチング用の溝(トレンチあるいはスリット)の間隔を広げる。スリット間のメモリスルーホールを9本から、大きく増加させる。
それからメモリスルーホールのアスペクト比増大を緩和するために、ワード線をなるべく薄くする。ただしワード線を薄くすると、隣接するセル間で捕獲した電荷のリークが起こりやすくなる。そこで電荷捕獲領域をセルごとに分離し、電荷の漏れを抑える。
ワード線をさらに薄くするとともに電荷のリークを抑える手法としては、電荷捕獲膜を強誘電体膜で置き換えることが考えられている。強誘電体膜の分極反転をデータの書き換えに利用する。電荷注入を利用する既存のNANDフラッシュに比べ、書き換えに必要な電圧が低い。そして分極そのものは電荷(電子あるいは正孔)と異なり、原理的にリークが生じない。
周辺回路の微細化を妨げるメモリセルアレイの積層
シリコンダイのレイアウトにも課題がある。CMOS周辺回路の上にメモリセルアレイを積層する技術は、シリコン面積は節約できるものの、メモリセルアレイを形成する工程でCMOS周辺回路が高温にさらされるという弱点がある。
従来はCMOS周辺回路の加工寸法がそれなりに緩やかだったので、メモリセルアレイの高温処理による周辺回路の劣化を許容できた。しかしCMOS周辺回路を微細化しづらいことが、フラッシュメモリの高速動作を妨げるようになってきた。このため今後は、CMOS周辺回路とメモリセルアレイを別のウェハに作り込み、2枚のウェハを張り合わせる技術を採用せざるを得なくなると指摘する。
ただしウェハの張り合わせは、モノリシック積層に比べると製造コストが上昇する。講演直後の質疑応答でもそのことを指摘する質問が出ており、Samsungの講演者も製造コストの上昇を認めていた。
3D NANDフラッシュメモリはチップ単価に対する制約が非常に厳しい。常に値下げ圧力にさらされており、値下げ圧力に対抗して製造コストを下げないと利益が出ない。真の競争相手は同業の3D NANDフラッシュベンダーではなく市場環境、具体的には「需給バランス」なのだ。そして需給バランスは制御できない。事業収支が大きく変動してきたにもかかわらず、NANDフラッシュメモリが誕生してから30年を経ても、開発ペースは衰えをみせない。この事実には畏敬の念すら覚える。