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キオクシア、3D NANDフラッシュの記憶密度を2倍に高めるアーキテクチャを開発

福田昭

2025年1月20日 08:36

3次元NANDフラッシュアーキテクチャの特性を比較した表(キオクシアによる)。キオクシアが国際学会IEDM 2024で発表した論文(論文番号30-1)などから筆者がまとめたもの

3D NANDフラッシュの行き過ぎた高層化による弊害

　NANDフラッシュメモリ大手のキオクシアは、従来に比べて3D NANDフラッシュメモリの記憶密度を2倍に高めるアーキテクチャを開発し、メモリセルの試作結果を国際学会「IEDM」で2024年12月11日(米国時間)に発表した(講演および論文番号30-1)。キオクシアは開発したアーキテクチャを「HCF(Horizontal Channel Flash)」と呼称している。

　3D NANDフラッシュメモリの記憶密度向上(あるいは記憶容量拡大)は主に、水平方向に形成したワード線(セルトランジスタのゲート電極)を垂直方向(縦方向)に積層する数(ワード線の積層数)を増やす「高層化」によって進められてきた。このアーキテクチャでは垂直方向に形成したスルーホールに多結晶シリコン(Si)を埋め込んでチャンネルを形成し、セルトランジスタを構成する。

　ただし「高層化」は積層数が増加するとともに、いくつかの課題が無視できなくなってくる。その1つが、垂直方向チャンネルが長くなることによる抵抗の増大だ。原理的には積層数を2倍にすると、チャンネルの電気抵抗値は2倍に増加する。このためチャンネル電流が低下する。

　この対策として、従来は高層化とともにゲート電極層と絶縁層のペア(以降は「ペア」と表記)を薄くしてきた。ただしチャンネル抵抗の増加は抑えられるものの、ペアをあまり薄くするとワード線抵抗が大きく増加するとともに隣接するセルトランジスタ間の電気的な干渉が無視できなくなる。ペアを薄くすることはすでに、困難になりつつある。

ワード線(ゲート電極)とチャンネルのレイアウトを入れ換える

　そこで過去に考案されたのが、垂直方向をゲート電極、水平方向をチャンネルとする3D NANDアーキテクチャだ。「VG(Vertical Gate)-NAND」と呼ばれる。VG-NANDフラッシュではチャンネルを積層するので、積層数を増やしてもチャンネル抵抗は変わらず、チャンネル電流も変わらない。ゲート電極の抵抗は増加するが、VG-NANDフラッシュではダブルゲートとすることで、抵抗増大の影響を緩和している。

従来アーキテクチャの3D NANDフラッシュ(左)とVG-NANDアーキテクチャ(右)の模式図とセル電流(チャンネル電流)の比較。キオクシアがIEDM 2024で発表した講演のスライドから(講演番号30-1)

　VG-NANDフラッシュの弱点はまず、メモリセル面積が従来の3D NANDアーキテクチャに比べて大きくなってしまうことだ。キオクシアの講演および論文によると、VG-NANDアーキテクチャのセル面積は従来の3D NANDアーキテクチャと比べて約1.5倍に広がる。

　メモリセルアレイ全体でみると、高層化の効果が従来の3D NANDアーキテクチャと比べて低いという課題もある。積層したチャンネルを引き出すためのステアケース(階段状)領域がチャンネル積層数の増加とともに拡大する。ステアケース領域の拡大によってメモリセルアレイ全体の記憶密度が押し下げられてしまう。

メモリセルの縮小とステアケース領域の削減で記憶密度を高める

　キオクシアが考案したアーキテクチャは、VG-NANDアーキテクチャを改良し、3D NANDアーキテクチャよりも高い記憶密度を実現することを狙う。「HCF(Horizontal Channel Flash)」と同社は呼称している。名称の通り、水平方向にチャンネルを配列した3D NANDアーキテクチャである。垂直方向はゲート電極となる。

　VG-NANDと異なるのは、セルトランジスタのゲート電極はシングルゲートであること、記憶技術にフローティングゲート(FG)を採用したこと、ゲート電極をスタガード(千鳥格子)配列したこと、メモリストリング同士とメモリブロック同士を専用配線(LBI : Local Block Interconnect)で相互接続したこと、などだ。

　シングルゲートとすることでメモリセル面積を縮小し、スタガード配列によって微細加工の難度を緩和し、LBIによってステアケース領域を大幅に削減した。

3D NANDフラッシュの高層化限界とキオクシアの代替案。キオクシアがIEDM 2024で発表した講演のスライド(講演番号30-1)と研究論文(論文番号30-1)から筆者がまとめたもの

VG-NANDアーキテクチャ(左)とHCFアーキテクチャ(右)の模式図。黄色の部分がチャンネル、緑色の部分がゲート電極(ワード線)、ピンク色の部分が選択ゲート(SG)。キオクシアがIEDM 2024で発表した講演のスライドから(講演番号30-1)

単位セル面積は3D NANDフラッシュの半分

　メモリセルレイアウトはVG-NANDセルがダブルゲート、電荷捕獲方式を採る。セルは直交配列である。ダブルゲートによってチャンネルの間隔が広くなるため、単位セル面積がかなり大きい。単位セル面積は6F2(F2は設計ルールの2乗)である。

　HCFセルはシングルゲート、浮遊ゲート方式を採る。セルは千鳥格子配列(スタガード配列)である。千鳥格子配列とすることでチャンネルの間隔を狭くできた。単位セル面積は2F2とVG-NANDの3分の1、従来の3D NANDセルと比べても2分の1に小さくなるとする。

VG-NANDアーキテクチャ(左)のメモリセルレイアウトとHCFアーキテクチャ(右)のセルレイアウト。記憶技術はVG-NANDセルが電荷捕獲(チャージトラップ)、HDFセルが浮遊ゲート(フローティングゲート)。キオクシアがIEDM 2024で発表した講演のスライドから(講演番号30-1)

セルトランジスタを試作して動作を確認

　キオクシアはHCFアーキテクチャのセルトランジスタを試作し、書き込みと読み出しの動作を確認した。ただしセルトランジスタの寸法と動作条件(バイアス電圧)は公表していない。

　製造工程の流れ(プロセスフロー)は概略を公表した。二酸化シリコン膜(層間絶縁層)とシリコン窒化膜(チャンネル用犠牲層)を交互に成膜し、チャンネル分離(ブロック形成)用の溝を掘る。次に溝を二酸化シリコン膜で埋める。それからゲート用のスルーホールを開ける。続いて犠牲層を除去して多結晶シリコンで埋め、チャンネル層とする。スルーホールの側壁(チャンネル層)にトンネル絶縁膜と浮遊ゲート膜、中間絶縁膜を形成し、スルーホールを多結晶シリコン(制御ゲート電極)で埋める。

テスト用メモリセルの製造工程(左)と試作したメモリセルの電子顕微鏡観察像(右)。キオクシアがIEDM 2024で発表した講演のスライドから(講演番号30-1)

　試作したテスト用メモリセルで、書き込み(プログラム)と消去、読み出しの動作を確認した(バイアス電圧は公表していない)。書き換えサイクル寿命は、1万サイクルまで劣化しないことを確認した(温度条件は公表していない)。また隣接する(千鳥配列なので厳密には対向する)セルトランジスタ間の電気的な干渉はほぼないとする。