メモリセルアレイとステアケース、ワード線デコーダ(X-dec)、周辺回路のレイアウトと各領域のシリコン面積の推移(予測)。現在すでに、セルアレイと周辺回路の積層(COPあるいはウェハ貼り合わせ)によるシリコンダイ面積の削減が実施されている。今後はステアケース領域の面積拡大がシリコンダイ面積の縮小ペースを鈍化させる。SamsungがIEDM 2023で公表した講演スライドから(講演番号35-1)
