321層の超高層3D NANDフラッシュをSK hynixが披露

キーノート講演の会場(Mission City Ballroom、シアター形式の最大収容人数は3,199名)。8月8日午前10時40分ころ(講演開始前)に筆者が撮影

　NANDフラッシュメモリとその応用製品に関する世界最大のイベント「フラッシュメモリサミット(FMS:Flash Memory Summit)」が8月7日に米国カリフォルニア州シリコンバレー地域の会議場「サンタクララコンベンションセンター(SCCC:Santa Clara Convention Center)」で始まった。

　メインイベントである講演会と展示会は8日から10日まで開催される。恒例のキーノート講演(全体講演)では、半導体メモリと応用製品の大手ベンダーや技術開発ベンチャーなどが、聴衆に技術や製品などをアピールした。キーノート講演でNANDフラッシュメモリの開発情報を明らかにしたのは、キオクシア、SK hynix、Western Digital(以降はWDと表記)の3社である。キオクシアとWDは開発と量産で連合を組んでいるので、実質的には2つのグループになる。

　次世代の3D NANDフラッシュメモリで特に注目を浴びたのは、フラッシュメモリ大手のSK hynixが開発した超高層の3D NANDフラッシュ技術(4D V9技術)である。メモリセル(あるいはワード線)の積層数は300層を超え、「321層」に達した。シリコンダイ当たりの記憶容量は1Tbit、多値記憶方式は3bit/セル(TLC)方式である。同社が開発した最新世代(4D V8)の積層数は238層なので、35%も積層数を延ばしたことになる。

　321層の3D NANDフラッシュは前世代と比べ、記憶密度が41%向上し、読み出しの遅延時間が13%短くなり、書き込みスループットが12%向上し、読み出しの消費電力が10%低下するとした。

メモリセルの積層数が321層ときわめて多い3D NANDフラッシュメモリの概要。量産ラインへの移管を始めたとする。量産開始は2025年前半の予定。SK hynixがキーノート講演で発表したスライドから

展示会では312層の3D NANDフラッシュ(V9世代)をパネル展示していた。SK hynixのブースで2023年8月8日夕方(現地時間)に筆者が撮影したもの

メモリセルのスタックを3つに分割

　300層を超える超高層を実現できた大きな理由は、メモリセルスタックを3つに分割したことだ。238層まではスタックを2つに分割していた。321層に高層化すると、2分割では各スタック(「プラグ」と呼んでいた)の積層数が150層を超えてしまい、元から難しい製造がさらに厳しくなる。そこで前世代の238層品(均等分割で119層/プラグ)と比べてプラグ当たりの積層数をやや少なくしながら、3つのプラグ(均等3分割で107層/プラグ)を重ねることにした。

　問題となるのは垂直方向が長くなることによる応力と、プラグ間の位置合わせだ。応力の少ない材料を選択するとともに、位置合わせには補正をかけた。

左は、SK hynixが試作した321層(メモリセルの積層数)の3D NANDフラッシュの断面を透過型電子顕微鏡(TEM)で観察した画像。メモリストリングは3つのプラグで構成してある。メモリセルの下には従来と同様に周辺回路をレイアウトした。右は321層の実現に寄与した要素技術。SK hynixがキーノート講演で発表したスライドから

ISSCCで2月に発表した「300を超える積層数」の3D NANDフラッシュ

　SK hynixは2023年2月に半導体回路技術の国際学会「ISSCC」で、300層を超える3D NANDフラッシュメモリの回路技術を発表していた(論文番号28.2)。メモリセルの積層数は曖昧な表現にとどまったものの、今回のフラッシュメモリサミットで発表した321層の3D NANDフラッシュとほぼ同じチップとみられる。

　ISSCCでSK hynixが発表した3D NANDフラッシュメモリの概要は、記憶容量が1Tbit、多値記憶方式はTLC、メモリセルアレイは4つのプレーンに分割、ページサイズは16KB、書き込みスループットは194MB/s、読み出し遅延時間は34μs、記憶密度は20Gbit/平方mm以上である。シリコンダイサイズは公表していない。

SK hynixが2023年2月に国際学会ISSCCで発表した3D NANDフラッシュメモリのシリコンダイ写真(論文番号28.2)

SK hynixが2023年8月8日に発表したニュースリリース「SK hynix Showcases Samples of World's First 321-Layer NAND」で配布したウェハ写真とパッケージ写真

多値記憶技術と超高層化技術で将来の高密化に挑む

　記憶密度を高める重要な手段には高層化のほかに、多値化がある。現在は4bit/セル(QLC)方式の3D NANDフラッシュメモリが製品化されている。次の多値記憶方式としては5bit/セル(PLC)方式を複数の大手ベンダーが研究中だ。

　5bit/セル方式では1個のメモリセルに32通りのしきい電圧を書き込む。ちなみに4bit/セル方式では16通り、3bit/セル方式(TLC)では8通りだった。PLC方式で32通りのしきい電圧を書き込んで検証する作業には、TLC方式の20倍近くの時間を要するという。

　そこでSK hynixは、1個のセルを2つのサイトに分割し、各サイトに2.5bitを記憶させるPLC方式を考案した。各サイトから読み出したデータを合成して5bitのデータを得る。この方式だと、書き込み時間はTLC(3bit/セル)方式と同じ程度で済むという。

SK hynixが考案した高速の5bit/セル(PLC)技術。左は試作したメモリセルアレイの断面観察画像。右は従来方式(上)と新しく開発した方式(下)の比較。SK hynixがキーノート講演で発表したスライドから

3D NANDフラッシュメモリの開発ロードマップ。高層化と多値化によって記憶密度を向上させていく。なお「4D」とあるのはSK hynix独自の呼称で、周辺回路とメモリセルアレイを積層することで次元をもう1つ増やしたとする考え方。SK hynixがキーノート講演で発表したスライドから

第7世代の176層品をゲーム機器や車載に展開

　キーノート講演では、現行世代である第7世代(V7)および第8世代(V8)の最新状況も明らかにした。176層の第7世代は月間の量産数量が最も多い世代である。生産立ち上げから15カ月後には、128層世代(V6世代)に比べてウェハの出荷量が2.5倍に達した。

周辺回路とメモリセルアレイを積層した3D NAND(4D NANDとSK hynixは呼称)の各世代(96層～238層)。SK hynixがキーノート講演で発表したスライドから

3D NANDフラッシュの第5世代(96層)品から第7世代(176層)品における量産開始後のウェハ出荷枚数の推移。第7世代(176層)品は量産の立ち上がりが過去の世代よりも早い。SK hynixがキーノート講演で発表したスライドから

　また第7世代(V7)品では、SSDやモバイル向けでなく、ゲーム機器に向けた低遅延品、車載に向けた高温対応品などを開発した。

176層の第7世代(V7)品は用途をゲーム機器と車載に拡張した。左はしきい電圧の分布。ゲーム・車載用ではしきい電圧全体の幅を広げるとともに、各しきい電圧の間隔(マージン)を広げた。右は用途別の温度、遅延時間、データ保持期間の違い。SK hynixがキーノート講演で発表したスライドから

　第8世代(238層)品では、記憶容量が512Gbitのシリコンダイの量産を2023年5月に開始した。同年第4四半期には、記憶容量が1Tbitのシリコンダイを量産する予定だ。また用途別では、モバイル向けを2023年3月に、PC向けを同年4月に、データセンター向けを同年7月に出荷した。

第8世代(238層)品の最新状況。512Gbit品の量産を2023年5月に始めた。1Tbit品の量産は同年第4四半期に開始する。SK hynixがキーノート講演で発表したスライドから

展示会では第8世代(238層)の3D NANDフラッシュ(512Gbit品)を作り込んだウェハを実物出品していた。といっても全体は見せずに一部だけを拡大鏡を通じて観察できるようにしていた。SK hynixのブースで2023年8月8日夕方(現地時間)に筆者が撮影したもの