福田昭のセミコン業界最前線
技術革新を迫られるNANDフラッシュの高密度化
2023年11月29日 10:37
3D(3次元)NANDフラッシュメモリの高密度化手法が、転換を迫られつつある。従来の高密度化を支える要素技術は近い将来に、限界に達すると見込まれているからだ。新たな要素技術の導入や転換などが、2025年～2030年には本格化する可能性が少なくない。
2013年に3D NANDフラッシュメモリの商業生産が始まって以降、記憶密度は年率1.41倍前後で向上を継続してきた。国際学会ISSCCで発表された試作シリコンダイで見ると、2014年に1平方mm当たり0.93Gbitだった記憶密度は、2024年には1平方mm当たり28.5Gbitに達する。単純比較では、記憶密度は10年で30.6倍に上昇したことになる。
3D NANDフラッシュの記憶密度を高める4つの要素技術
3D NANDフラッシュメモリは現在まで、主に4つ要素技術(手法)によって記憶密度を高めてきた。「高層化」、「多値化」、「レイアウト変更(メモリセルアレイとCMOS周辺回路のモノリシック積層)」、「微細化(横方向の寸法を短くする)」、である。
これら4つの手法で改良が最も進んだのは、「高層化」だろう。シリコン基板表面に対して垂直方向にメモリセル(セルトランジスタ)を配列・接続する数、あるいはセルトランジスタのワード線(ゲート電極)積層数を増やしてシリコン面積当たりの記憶密度を高める。
2013年に開発と商用化が発表された時点では、積層数は24層であり、今から見ると少ないように見える。それでも当時は製造が非常に難しく、商業生産の決断を下したSamsung Electronicsの製造歩留まりは、半分以下と翌年に業界関係者がうわさしていたほどだ。
積層数はその後、急速に増加した。4年後の2017年には4倍の96層に急増した。8年後の2022年には約10倍の238層に達し、翌2023年には300層を超えてしまった。
多値記憶の強化で記憶密度がプレーナNANDの1.5倍～2倍に
「高層化」による記憶密度への寄与は、単純比較だと「10年で10倍前後」である。しかしすでに述べたように、現実には「10年で約30倍」を達成している。残りの3倍は、ほかの要素技術によって具現化していることになる。
その代表は「多値化」だろう。プレーナ(2D)NANDフラッシュメモリで導入が始まった多値記憶は、2bit/セル(MLC)方式が主流であり、3bit/セル(TLC)方式は傍流のままだった。それが3D NANDフラッシュでは最初期の試作がMLCだったことを除くと、初期からTLCが主流になった。プレーナNANDフラッシュに比べ、記憶密度は1.5倍に上昇した。
3D NANDフラッシュは多値記憶技術をさらに進化させ、4bit/セル(QLC)方式を実用化させた。プレーナNANDフラッシュ(MLC)の2倍、既存の3D NANDフラッシュ(TLC)の1.33倍の記憶密度に相当する。
レイアウト変更の多大な威力
「高層化」と「多値化(強化)」によって記憶密度は10倍×2倍(最大)イコール「20倍」に高まることが裏付けできた。「30倍」に到達するまでに、残るは「1.5倍」である。ここで3番目の要素技術「レイアウト変更(メモリセルアレイとCMOS周辺回路のモノリシック積層)」が威力を発揮する。
考え方は単純で、レイアウト変更前は、メモリセルアレイとCMOS周辺回路をシリコンダイ上で横に並ぶようにレイアウトしていた。メモリセルアレイの下部にはシリコン基板があるのだが、回路は作り込んでいなかった。いわば「空き地」になっていた。
この空き地にCMOS周辺回路を形成することで、シリコン面積を減らす。もちろん、CMOS周辺回路のすべてではなく、一部をメモリセルアレイの下に形成するだけでも、記憶密度は上昇する。言い換えると、レイアウト次第で記憶密度の向上割合が決まる。
たとえば東芝メモリ(現在のキオクシア)とWestern Digital(以降はWDと表記)の共同開発チームが2019年の国際学会ISSCCで発表した3D NANDフラッシュメモリは、メモリセルアレイのプレーン数(分割数)を2プレーンから4プレーンに増やすとともに、CMOS周辺回路のほとんどをメモリセルアレイ直下のシリコン基板に形成した。
なおプレーンの分割数を増やすのは、動作速度の向上、あるいは動作速度低下の緩和を目的とする。
プレーンの分割数を増やすと、行(ROW)デコーダおよび列(COLUMN)デコーダの数が増えるとともにシリコン面積が増加する。東芝メモリ-WD連合は、2プレーンから4プレーンに変更するとシリコンダイ面積が15%拡大するとしていた。
ここでCMOS周辺回路をメモリセルアレイの直下にレイアウトすると、シリコンダイ面積の増加割合はわずか1%に抑えられる。単純計算では、記憶密度が12%ほど向上したことになる。
わずかながらも効果が大きい横方向の「微細化」
残るは「微細化(横方向の寸法を短くする)」である。具体的には、垂直チャンネル(メモリスルーホール)のピッチを詰める。効果は大きいものの、製造そのものは極端に難しくなる。現行世代から次期世代への移行に当たっては、メモリスルーホールのピッチを変更しないことも珍しくない。
従来技術による高密度化の限界
これらの従来技術は、記憶密度を高めれば高めるほど、技術的な難しさが上昇する。3D NANDフラッシュの次世代開発とは、進むにつれて角度が上昇する、終わりのない坂道を登っているようなものだ。
NANDフラッシュ大手各社の開発が始まってから世代交代を繰り返してきた結果、現行世代は第6世代～第8世代に達している。坂道の角度はかなり急になっており、各社は別のルート(要素技術)を真剣に模索しつつある。
要素技術ごとに、問題点を簡単に述べていこう。
始めは「高層化」である。ワード線引き出し領域の拡大による効率の低下、ティア(デッキあるいはプラグとも呼ばれる、メモリセルアレイを垂直方向に分割したユニット)数の増加による位置合わせ難度の上昇とプロセスステップ数の増大、ワード線の薄型化(高層化によるメモリスルーホールのアスペクト比上昇を緩和する手法)によるワード線抵抗の上昇と上下隣接セル間の電気的干渉の増加、セル当たり電荷(電子)数の減少、などがある。
次は「多値化」の限界について述べよう。多値記憶技術は、ビット数を増やせば増やすほど、効率が低下し、なおかつ技術的な難度が急激に上昇する、という本質的な弱点を抱える。
1bit/セル(SLC)から2bit/セル(MLC)への移行は、原理的な記憶密度が2倍になる。つづくMLCから3bit/セル(TLC)への移行では、記憶密度の上昇率は1.5倍とかなり下がる。TLCから4bit/セル(QLC)への移行では、記憶密度の上昇率は1.33倍とさらに低下する。
一方でしきい電圧のステップ数は1bitごとに倍増する。TLCは8ステップ(イレーズを除くと7ステップ)、QLCは16ステップ(イレーズを除くと15ステップ)となる。書き込み(プログラム)の電圧範囲が同じ場合、1bitの増加によってしきい電圧のマージン(余裕)は半分に減ってしまう。QLCまでは商用生産しているものの、PLCの実用化についてはまだ不透明な状況だ。
続いて「レイアウト変更(メモリセルアレイとCMOS周辺回路のモノリシック積層)」である。この手法の弱点は主に2つある。1つは、ある世代で導入すると、次の世代からは導入しても効果が変わらないこと。もう1つは、CMOS周辺回路を形成してからメモリセルアレイを製造するため、メモリセルアレイのプロセス工程で入る熱処理が、CMOS周辺回路の性能を劣化させる。言い換えると動作速度を低下させる恐れがある。
CMOS周辺回路の性能劣化とメモリセルアレイの熱処理温度はトレードオフ関係にある。周辺回路とセルアレイの性能をいずれも、最適化しづらい。そして高層化の進展は、メモリセルアレイの熱処理による周辺回路の性能劣化をさらに酷くする可能性が高い。
最後は微細化である。垂直チャンネル(メモリスルーホール)を細くすると、チャンネル抵抗が上昇する。このことはセルトランジスタの性能低下をもたらす。垂直チャンネルの口径は、ある程度までしか細くできない。
高密度化の限界を突破する要素技術の候補群
これまで述べてきた限界、あるいは課題を解決する要素技術がすでに提案されており、研究開発が進んでいる。そのいくつかを下記に紹介しよう。
「高層化の限界を超える」要素技術の候補には、ワード線の金属を現在のタングステン(W)から、抵抗率の低い金属に変更する(ワード線抵抗の上昇を緩和)、垂直チャンネルの材料を現在の多結晶シリコンから単結晶シリコンに変更する(チャンネル抵抗の上昇を緩和)、電荷捕獲用ゲート絶縁膜を現在の酸化窒化膜から強誘電体膜に変更する(電子数に依存しない、誘電分極による記憶方式)、メモリセルアレイのティア(デッキ、プラグ)間接続を現在のモノリシックに加えてハイブリッド(ウェハ貼り合わせ)を導入(プロセス難度の増加を緩和)などがある。
「多値化の限界を超える」要素技術の候補には、セルトランジスタの記憶方式を現在の電荷捕獲(チャージトラップ)技術から浮遊ゲート(フローティングゲート)技術に変更(しきい電圧のマージン縮小を緩和して5bit/セル(PLC)方式を実用化する可能性を高める)、がある。
「レイアウト変更(メモリセルアレイとCMOS周辺回路のモノリシック積層)の限界を超える」要素技術の候補には、ハイブリッド積層がある。メモリセルアレイとCMOS周辺回路を異なるウェハに形成し、ウェハを貼り合わせる。メモリセルアレイとCMOS周辺回路のプロセスを両方とも最適化できるというメリットがある。入出力ピン当たりの転送速度が5GT/秒を超えるようになると、ハイブリッド積層を導入する可能性が高まる。
現行技術の改良が限界に達したときに備え、未完成ながらも代替技術の候補が存在することは非常に重要だ。3D NANDフラッシュメモリの高密度化はまだ限界には達していない。新たな要素技術を改良することにより、1,000層すら狙えるだろう。あとはリソースをどこまで注ぎ込めるか、にかかっている。