福田昭のセミコン業界最前線
EUVを使わずに微細化の極限を目指す半導体製造技術
2018年1月8日 09:00
ArF液浸とEUVの境界線となる7nm世代
データセンターやスマートフォンなどのプロセッサとSoC(System on a Chip)に使われる最先端ロジックの半導体製造技術は、14nm世代から10nm世代、そして7nm世代へと移行しつつある。半導体製造技術の研究開発成果が披露される国際学会でも最近の2～3年は、10nm世代と7nm世代のCMOSプロセスによる製造技術(CMOSプロセスのプラットフォーム)が相次いで発表されてきた。
発表された10nm世代のCMOSプロセスと7nm世代のCMOSプロセスで大きく違うのは、リソグラフィ(露光)技術である。10nm世代では、もっとも微細なパターンのリソグラフィにArF液浸露光とマルチパターニング技術を組み合わせている。
これに対して7nm世代のCMOSプロセスでは、一部の微細な加工層にEUV(Extreme Ultra-Violet : 極端紫外線)リソグラフィを追加したプラットフォームが登場した。EUVを使わない7nm世代のプラットフォームも、国際学会で発表されている。7nm世代が、EUV導入の境界線となっていることがわかる。
2016年後半から2017年前半にかけては、7nm世代のCMOSプロセスでは初めから、EUVリソグラフィを一部の加工層に採用するという見方が少なくなかった。しかし2017年末の時点では、7nm世代でEUVリソグラフィを導入するという見方は、かなり後退している。
7nm世代のCMOSプロセスの量産開始時点では、EUVリソグラフィは導入されない。ArF液浸露光とマルチパターニング技術(クオドルプルパターニング技術)の組み合わせで製造がはじまる。EUVリソグラフィの追加は、早くても7nm世代の改良版プロセスからになる。ファウンダリ大手のTSMCとGLOBALFOUNDRIESは、このようなロードマップを描いている。
Samsung Electronicsは7nm世代からEUVリソグラフィを導入すると早くから表明してたものの、2017年10月にはEUVを使わずに10nm世代から微細化した「8nm世代のFinFETプロセス(8LPP)」を発表しており、EUV導入に対しては腰が引けてきたように見える(別記事参照)。
半導体最大手で微細化を牽引してきたIntelは、7nm世代のプロセス技術をまだ明らかにしていない。その代わり、ファウンダリ大手の7nm世代とほぼ同等の微細化を実現した10nm世代のCMOSプロセスを、2017年の3月28日にイベントで一部公表した(「ムーアの法則は揺るがない」、Intelが公表した10nmのプロセス技術参照)。ここでもEUVリソグラフィは採用されていない。
Intelの10nm世代とGLOBALFOUNDRIESおよびTSMCの7nm世代はほぼ同じ密度
EUVを使わずに微細化の極限を追求したCMOSプロセスは現在のところ、TSMC、GLOBALFOUNDRIES、Intelの3社がそれぞれ国際学会で発表済みだ。
TSMCは7nm世代のCMOSプロセス技術を2016年の12月に国際学会IEDM 2016(講演番号2.6)で、GLOBALFOUNDRIESは7nm世代のCMOSプロセス技術を2017年12月に国際学会IEDM 2017(講演番号29.5)で、Intelは10nm世代のCMOSプロセス技術を同じくIEDM 2017(講演番号29.1)で発表した。
これらのプロセス技術を比較すると、ほぼ同じくらいの微細化を達成していることがわかる。微細化の代表的な指標である「ゲートピッチ✕最小金属配線ピッチ」と「SRAMセル面積」の値は、各社ともかなり近い。
また14nm世代(あるいは16nm世代)のCMOSプロセスと比較した優位差も、かなり近い水準にある。Intelは14nm世代との比較で、トランジスタ密度が2.7倍に増加し、SRAMのセル面積が半分に縮小したとする。GLOBALFOUNDRIESは14nm世代との比較で、動作周波数が40％向上し、消費電力は55％低減し、論理ゲートの密度は2.8倍に増加したと述べる。そしてTSMCは16nm世代との比較で、動作速度が40％向上し、消費電力は65％減り、論理ゲートの密度は3.3倍に増加したとする。
複数のしきい電圧を使い分けて高速化と低消費電力化の両立を図る
IntelとGLOBALFOUNDRIES、TSMCが発表した最先端のCMOSプラットフォームをもう少し詳しく見ていこう。最初はリソグラフィ技術である。IntelとGLOBALFOUNDRIESは、ArF液浸露光と自己整合型マルチパターニング(SAMP: Self Aligned Muti-Patterning)技術の組み合わせで微細な回路パターンを形成した。IntelとGLOBALFOUNDRIESはSAQP(自己整合型クオドルプルパターニング技術)を初めて導入した。IntelはFinFETのフィンと微細ピッチの金属配線(M0層とM1層)に、GLOBALFOUNDRIESはFinFETのフィンにSAQPを適用している。
TSMCのマルチパターニング技術の詳細は不明で、フィンピッチとゲートピッチは公表していない。ただしIntelが公表している資料から推定すると、TSMCのマルチパターニング技術は「ピッチスプリット(LELE: Litho-Etch-Litho-EtchやLELELE: Litho-Etch-Litho-Etch -Litho-Etch」など)型」と見られる。
Intelのコスト見積もりでは、SADP(自己整合型ダブルパターニング)とLELE(ダブルリソダブルエッチ)がほぼ同等、SAQPとLELELEがほぼ同等である。ただし微細化ではSADPとSAQPが有利だとする。SADPでもLELELE(トリプルリソトリプルエッチ)よりも微細な40nmピッチの加工が可能であるのに対し、LELEは約60nmピッチ、LELELEは約45nmピッチが限界だという。
TSMCが金属配線ピッチの最小ピッチである40nmを仮にピッチスピリット型で加工しているとすると、SAQPよりもコストが高くなる、LELELELE(クオドリソクオドエッチ)を採用していることになる。
続いてトランジスタ技術である。共通しているのは、しきい電圧の異なるバルクFinFETを使い分けることで、高速化と低消費電力化の両立を図っていることだ。しきい電圧の異なる、3種類あるいは4種類のFinFETを用意する。
しきい電圧の低いFinFETは、高速で動作するものの、リーク電流が大きい。しきい電圧の高いFinFETは、リーク電流は小さいものの、動作はそれほど速くない。回路のトランジスタに対する要求仕様に応じ、適切なしきい電圧のトランジスタをレイアウトする。
またコンタクトの材料にも注目すべき変化がある。IntelとGLOBALFOUNDRIESはコンタクトの金属にコバルト(Co)を採用した。従来は、コンタクトの金属にはタングステン(W)が使われていた。Intelはコバルトの採用によってコンタクトの抵抗がタングステンに比べて4割未満に下がったとIEDM 2017の講演で述べている。微細化によってコンタクトの断面積を縮小することは、抵抗の増加に直結する。金属材料の変更によって抵抗の増大を抑える。
ゲートコンタクトをアクティブ領域に設ける
2017年12月のIEDM 2017でIntelが発表した10nmプロセスとGLOBALFOUNDRIESが発表した7nmプロセスでは、ロジック回路の基本となるスタンダードセルを縮小する工夫がいくつか盛り込まれた。
Intelの工夫はおもに2つある。1つは、ゲートのコンタクトをアクティブ領域内にレイアウトしたことだ。「COAG(Contact Over Active Gate)」と呼んでいる。従来はアクティブ領域の外にゲート電極を引っ張り出してからコンタクトをレイアウトしていたので、セルが大きくなっていた。COAGによってスタンダードセルは小さくなる。一方で拡散層のコンタクトとゲートのコンタクトが短絡するリスクが高まる。そこで拡散層のコンタクトをリセスエッチングで加工するときに窒化シリコン(SiC)のエッチング停止層を設け、短絡を防いだ。
もう1つは、隣接するロジックセル間を分離するダミーゲートの本数削減である。従来は、ロジックセルの境界にもっとも近い位置にダミーゲートを設けることで、隣接するロジックセルを電気的に分離していた。10nmプロセスでは、境界上にダミーゲートをレイアウトすることで、ダミーゲートの本数を半分に減らした。「シングルダミーゲート(Single Dummy Gate)」と呼んでいる。
スタンダードセルのトラック数を減らしてセル面積を縮小
GLOBALFOUNDRIESは、スタンダードセルのトラック数(金属配線数)を減らすことでセルの高さを減らし、スタンダードセルの面積を縮小した。14nm世代ではセルの高さが9トラックで、寸法で576nmだった。これを7nm世代では、セルの高さを6トラックに減らした。セル高さの寸法は240nmとなり、およそ0.36倍と短くなった。
ただし6トラックなのはSoC用ロジックセルの場合である。GLOBALFOUNDRIESは7nm世代のCMOSプロセスで、SoC用とHPC(高性能クライアント(High Performance Client))用の2種類のプラットフォームを用意した。HPC用ロジックセルのトラック数は14nm世代と同じ9トラックである。セル高さは360nmとなる。
コバルトを多層配線に導入して電流密度の増加に対処
ここからはCMOSプロセスのバックエンドに相当する、多層配線技術を見ていこう。IntelとGLOBALFOUNDRIES、TSMCが発表したCMOSプラットフォームの金属多層配線は12層～13層で、ほぼ同じ層数である。なおGLOBALFOUNDRIESはHPC用に17層のオプションを用意している。
多層配線のピッチは下層(ボトム)側がもっともせまく、上層(トップ)に行くに従って広くなる。Intelはピッチを7段階(最小ピッチを除く)とかなり細かく区分しているのに対し、GLOBALFOUNDRIESは3段階(SoC用)、TSMCは3段階とピッチの区分けが少ない。Intelは自社ブランドの製品チップに適用する性能重視のアーキテクチャであるのに対し、ファウンダリ企業であるGLOBALFOUNDRIESとTSMCはコスト低減を意識したアーキテクチャになっていることがうかがえる。
多層配線技術で注目すべきは、Intelが配線金属にコバルト(Co)を導入してきたことだろう。ボトム側の2層(M0とM1)はコバルトを主材料とする配線になり、これまでの主材料だった銅(Cu)を置き換えた。微細化によって配線の電流密度が増加し続けてきた結果、最近では銅(Cu)配線の長期信頼性の低下、具体的にはエレクトロマイグレーション寿命の短縮が懸念されている。コバルトは銅に比べるとエレクトロマイグレーション寿命がはるかに長い。バルクでの抵抗率は銅よりもコバルトが高いものの、微細な銅配線は結晶粒界による抵抗増大が問題となっており、コバルトを導入しても配線抵抗が増加するとはかぎらない。
Intelはボトム側の4層(M2～M5)についても銅配線にコバルトのクラッド層を追加することで、エレクトロマイグレーション寿命の確保を図っている。
高密度のSRAMセルを要求仕様に応じて用意
最先端CMOSプラットフォームの性能を確認する代表的な回路が、SRAMマクロである。SRAMのメモリセルアレイやシリコンダイなどを試作して評価することで、実際にどの程度の性能を有しているかを確認する。
10nm世代や7nm世代ともなると、SRAMのメモリセル面積はさらに小さくなり、0.03平方μmを切るようになってきた。2017年12月時点でもっとも小さなSRAMセルはGLOBALFOUNDRIESのメモリセルで、シリコン面積は0.0269平方μmとごくわずかである。同社は32MbitのSRAMマクロを試作し、動作を確認している。
SRAMはキャッシュやタグ、バッファなどに使われる。最近は要求仕様の違いに応じて異なるバージョンのメモリセルを用意することが多い。Intelは高密度版、低電圧版(低消費電力版)、高性能版の3種類のメモリセルを開発した。GLOBALFOUNDRIESは高密度版と高性能版のメモリセルを用意している。
EUVリソグラフィへの移行を前提に回路を設計
このほか、GLOBALFOUNDRIESは7nm世代のCMOSプラットフォームに関し、一部のとくに微細な加工層に関してEUVリソグラフィへの移行を前提にして開発したと国際学会IEDM 2017で述べていた。トランジスタを作製するフロントエンドと多層配線を作製するバックエンドの間に存在するミドルオブライン(MOL)の加工層やコンタクト、ビアなどに将来はEUVリソグラフィを導入することを想定した。回路設計の変更は必要なく、移行は容易だとする。
EUVリソグラフィ導入による効果は、マスクステップ数の削減である。約25％の削減が見込めるという。ただし、EUVリソグラフィの装置コストや材料コスト、マスク作製コストなどは当然ながら、追加コストとなる。ArF液浸リソグラフィは透過レンズを使った透過工学系であるのに対し、EUVリソグラフィは多層膜の反射レンズを使った反射光学系である。マスクも反射マスクで、ArF液浸の透過マスクとは根本的に異なる。EUVリソグラフィの導入当初は、製造コストが大幅に増加することは確実であり、量産を継続することによって製造コストが下がっていくというシナリオになる。
ArF液浸リソグラフィはマルチパターニング技術の導入によって延命してきた。SAQPの次には、たとえば加工寸法を8分の1にする「SAOP(自己整合型オクタプルパターニング)」技術がある。SAOPだと、原理的には10nmピッチが可能だ。ただし、加工に必要なステップ数が爆発的に増大してしまう。言い換えるとスループットが大幅に低下し、製造コストが大幅に増加する。SAOPが最先端半導体の量産に導入されるかどうかはまだ、わからない。EUVリソグラフィ技術の完成度が、SAOPの行方を大きく左右する。