福田昭のセミコン業界最前線
「ムーアの法則は揺るがない」、Intelが公表した10nmのプロセス技術
2017年4月14日 06:00
10nmプロセスの投入で微細化のリーダーシップを取り戻す
Intelのプロセス技術が、4年振りに大きく進化する。同社は、今年(2017年)の後半に量産開始を予定する10nmプロセスの概要を公表した。来年(2018年)に本格的な量産に移行する計画である。
Intelは過去、約2年の間隔で新しい世代のプロセスによる量産を始めてきた。現行世代の14nmプロセスの本格量産は2014年～2015年に開始された。その前の22nmプロセスは2012年、さらに前の32nmプロセスは2010年、そのまた前の45nmプロセスは2008年が量産開始年である。
2008年の45nmプロセスから2012年の22nmプロセスまでは、極めて順調に微細化(スケーリング)が進んだと言える。「2年間でトランジスタの密度を2倍に増やす」という「ムーアの法則」を内外に明確にアピールできていた。
しかし14nmプロセスに入ると、変調が訪れる。14nmプロセスの量産開始は2014年後半となり、22nmプロセスとの間隔は2年半に開く。さらに10nmプロセスにいたっては、2016年中には何ら具体的な発表がなかった。
半導体プロセス技術の著名な国際学会IEDMとVLSIシンポジウム、Intelの開発者フォーラムIntel Developer Forumを含めて、音沙汰がなかったことは、Intelのプロセス開発を不安視する材料となっていた。逆にファウンダリ各社が10nmプロセス、さらには7nmプロセスの概要を国際学会で発表していたことが、不安を煽った。
これらの不安を払拭し、Intelがプロセス開発のリーダーシップを握り続けていることをアピールしたのが、同社が3月28日に米国カリフォルニア州サンフランシスコで開催した製造技術に関するイベント「Intel Technology and Manufacturing Day」である。
このイベントで基調講演を務めたエグゼクティブバイスプレジデントのStacy Smith氏は、「Intelは“ムーアの法則”の牽引役であり続ける」と公式声明のペーパーで発表した。また競合するファウンダリ各社に比べると、プロセス開発では14nmプロセスの時点ですでに3年ほど先をIntelは走っていたと主張し、10nmプロセスではその差をさらに広げると宣言した。
超微細化「ハイパースケーリング」がムーアの法則を堅持
イベント「Intel Technology and Manufacturing Day」でIntelは新たに、「ハイパースケーリング(Hyper Scaling)」というキーワードを打ち出してきた。ハイパースケーリングとは、従来の微細化(スケーリング)を超える高い比率でトランジスタ回路を小さくする(トランジスタの密度を高める)ことを意味する。Intelは14nmプロセスと10nmプロセスで「ハイパースケーリング」を実現した、とアピールしていた。
14nmプロセスの技術概要をIntelが公表したのは、2014年後半のことだ。そのときには「ハイパースケーリング」という表現は使っていなかった。Intel Developer Forum(IDF 2014)とIEDM 2014では、「14nmプロセスでも、22nmプロセスまでの微細化トレンドを維持した」という穏やかな表現にとどまっていた。
ただしIDF 2014の講演スライドをじっくりと眺めてみると、14nmプロセスで加速されたように見える指標がある。たとえばトランジスタ1個当たりの単位面積(平方mm)である。130nmプロセスから22nmプロセスまでは対数スケールで直線に沿って縮小している。これに対し、22nmプロセスを起点として14nmプロセスに向けては直線が折れ曲がり、縮小が加速されている(トランジスタの密度向上ペースがより高まっている)ように見える。
この「縮小の加速」は、言い換えると「これまでのトレンドを超える微細化(ハイパースケーリング)」を14nmプロセスと10nmプロセスで実現することで、ムーアの法則、すなわち「2年でトランジスタ数が2倍」を堅持するというのが、イベント「Intel Technology and Manufacturing Day」におけるIntelのもっとも重要なメッセージだと言えよう。
もう少しくだけた言い方をすると、プロセスの世代交代にかかる時間が伸びた分を、微細化の加速によってキャンセルすることで、Intelは「2年で2倍」のペースを維持しているのだ。22nmプロセスまではほぼ2年で新しい世代のプロセスによる量産を始めてきたのに対し、14nmプロセスでは2年半、10nmプロセスでは4年近い開発期間を要している。開発期間が伸びた分を、14nmプロセスではトランジスタ数(厳密にはトランジスタの密度)を2.5倍、10nmプロセスでは2.7倍に増やすことで、長期的にはトランジスタ数が2年で2倍に増える。
自己整合マルチパターニングがハイパースケーリングの鍵
「開発期間が伸びた分を微細化の加速でキャンセルする」というのは、字面だけ見るとムーアの法則を維持するための辻褄合わせのように思える。だが、それは大きな間違いだ。なぜならば、「辻褄合わせ」をするための超微細化(ハイパースケーリング)を達する技術は、辻褄合わせが可能なように開発できるとは限らないからだ。いやむしろ、極めて難しいと言える。10nmプロセスまでムーアの法則を維持するというのは、凄いことだ。
14nmプロセスと10nmプロセスでハイパースケーリングを実現する鍵となったのは、金属配線(インターコネクト)のリソグラフィ(パターン形成)に自己整合型のマルチパターニング(SAMP: Self Aligned Muti-Patterning)技術を採用したこと。SAMPなしでは、ハイパースケーリングはあり得なかったとIntelは説明する。
筆者の調べでは、Intelは45nmプロセスでリソグラフィにマルチパターニング技術を採用した。トランジスタ(プレーナ型トランジスタ)のゲート形成にArFドライ露光のダブルパターニングが使われた。32nmプロセスでも、トランジスタ(プレーナ型トランジスタ)のゲート形成にArF液浸露光のダブルパターニングが採用された。そしてIntelは22nmプロセスでFinFETを導入すると、フィンの加工にArF液浸露光のダブルパターニングを使用した。ただし、22nmプロセスまでは、配線工程にダブルパターニングは採用していない。シングルパターニングでなんとか踏ん張っていた。
14nmプロセスでは、FinFETのフィンの加工とゲートの加工、それから最小ピッチの配線(インターコネクト)の加工に、ArF液浸のダブルパターニングを採用した。ダブルパターニングによって配線のピッチが大きく狭まり、22nmプロセスまでのトレンドを超える微細化を実現できた。
ダブルパターニング技術は原理的には、最小加工寸法を半分(40nmピッチ)にできる。実現手段は大別すると、2種類ある。「自己整合型ダブルパターニング(SADP: Self-Aligned Double Patterning)」技術と、「ピッチスプリット(ダブルリソダブルエッチ)(LELE: Litho-Etch-Litho-Etch)」技術だ。
SADPは平行な直線群(いわゆるライン&スペース)のパターン加工に限定されるという制約があるものの、露光が1回で済むことと、位置合わせの誤差管理があまり厳しくないという利点がある。LELEは露光が2回必要で位置合わせの誤差が極めて小さくなるように管理しなければならないという弱点があるものの、加工するパターンの制約があまりない。
Intelが採用しているのはSADPである。フィン、ゲート、配線のいずれもが、ライン&スペースのパターンであることと、SADPはLELEに比べると製造コストの増加が抑えられることが、採用の理由と思われる。
そして10nmプロセスでIntelは、クォドルプルパターニングを採用した。クォドルプルパターニング技術は原理的には、最小加工寸法を4分の1(20nmピッチ)にできる。この技術もダブルパターニングと同様に、自己整合型とピッチスプリット型がある。Intelが採用したのは自己整合型のSAQP(Self-Aligned Quadruple Patterning)技術である。SAQPは、露光回数がわずか1回で済む。これに対してピッチスプリットのクォドルプルパターニングだと、露光回数は4回になる。この差はスループットと歩留まりにはね返る。SAQPにもSADPと同様の制約があるものの、スループットと歩留まりはピッチスプリットに比べると高くなる。すなわち、マルチパターニングによるコスト増分が少なくて済む。
10nmプロセスでSAQPを導入したのはFinFETのフィン加工と配線加工(最小ピッチ層)である。フィンピッチは34nmで14nmプロセスの0.81倍に、配線ピッチ(第2層金属配線ピッチと思われる)は36nmで14nmプロセスの0.69倍に縮まった。FinFETのゲート加工には14nmプロセスと同様にSADP(ダブルパターニング)を採用したと見られる。ゲートピッチは54nmで、14nmプロセスの0.78倍に縮まった。
10nmプロセスのロジック面積を小さくする2つの要素技術
すでに説明したように10nmプロセスでは、単位面積当たりのトランジスタ数が14nmプロセスの2.7倍に増加している。またロジック回路の面積では、14nmプロセスの0.37倍に小さくなっている。これらの急激な微細化を実現した要素技術にはほかに、ダミーゲートの削減と、アクティブ領域のゲートコンタクト形成(COAG:Contact Over Active Gate)がある。
ダミーゲートは隣接するロジックセルを電気的に分離するために設ける。ロジックセルの両端に1本ずつ設けるのが従来のレイアウトである。10nmプロセスではダミーゲートをロジックセルの境界領域に配置することで、ロジックセルの面積を減らした。
ゲートコンタクトの位置は、従来はアクティブ領域の外にレイアウトしていた。アクティブ領域のトランジスタへの影響を避けるためである。10nmプロセスでは、アクティブ領域にゲートコンタクトを設けることで、ロジック回路面積を10％ほど削減できたとする。
10nmプロセスでも、14nmプロセスと同様にCPUロジックだけでなく、SoC(System on a Chip)やFPGAなどへの展開を予定する。用途に応じた使い分けを想定した、3とおりのSRAMセルのセル面積も公表した。
