福田昭のセミコン業界最前線
両極端に分かれたIBMとTSMCの次々世代半導体製造技術
2016年12月9日 06:00
最先端の半導体量産技術は現在、16nm/14nm世代である。2016年には次世代に相当する10nm世代のリスク生産(初期生産)が始まっている。さらに次の世代(次々世代)は7nm世代で、半導体製造技術を牽引する企業によって積極的に開発が進められてきた。
米国カリフォルニア州サンフランシスコで開催されている最先端半導体デバイス技術の国際学会「IEDM 2016」では、その一端が明らかになった。技術講演の初日である12月5日の夕方(現地時間)に、IBMグループ(IBM ResearchとGLOBALFOUNDRIES、Samsung Electronicsの共同開発グループ)(講演番号2.7)とTSMC(講演番号2.6)がそれぞれ、7nm世代のCMOSロジック製造技術の概要を発表した。
興味深いことに、IBMグループの開発技術とTSMCの開発技術は方向性がかなり違っていた。粗く言ってしまうと、IBMグループの開発技術は高密度化を極限まで追求したのに対し、TSMCの開発技術は量産にかなり近い内容に見えた。
積極的に微細化を進めたIBMグループの7nm技術
IBMグループの7nm技術は1つ前の世代である10nm技術に比べると、シリコン面積を半分に縮小するとともに、トランジスタの性能を35％～40％ほど向上させてきた。微細化が極めて困難になりつつある7nm世代で前の世代に比べてきちんと差分を出してきたのは、かなり凄いことである。
ただしその代わり、製造コストを無視したかのように、贅沢なリソグラフィ技術が採用されている。トランジスタはFinFETの改良版で、フィンのピッチを27nmと大幅に詰めてきた(10nm世代では42nmピッチ)。27nmピッチの実現には、ArF液浸のSAQP(自己整合型クアッドパターニング)技術を導入した。SAQPはArF液浸による解像度を4倍(パターニング可能な寸法を4分の1)にできる技術なのだが、スループットが大幅に低下するという弱点がある。スループットの低下はすなわち、製造コストの増加に繋がる。
また金属配線は最小ピッチを36nmと、これもかなり縮めている(10nm世代では48nmピッチ)。36nmピッチの実現には、EUV(Extreme Ultra-Violet: 極端紫外線)リソグラフィ技術を導入した。EUVリソグラフィ技術は、ArF液浸をはるかに凌ぐ高解像度のリソグラフィ技術だが、スループットが低いことを始めとするさまざまな課題を抱えており、現在までに半導体製品の量産に採用された事例はない。またEUV露光装置はArF液浸露光装置よりもはるかに高額になると言われており、製造コストの押し上げ要因となる可能性が低くない。
早期の量産開始を目指すTSMCの7nm技術
TSMCの発表は、少し変わっていた。なぜかと言うと、開発した7nm技術の性能をアピールするのに、比較の対象として前の世代の10nm技術ではなく、さらに前の世代である16nm技術(TSMCが「16FF+」と呼称する技術)を選んできたのだ。16nm技術と比較すると、開発した7nm技術のシリコン面積は43％に縮小し、消費電力が一定の場合は速度が35％～40％向上し、速度が一定の場合は消費電力が65％以上減るとする。
この比較説明には一見して不可思議な点がある。16nm技術と7nm技術であれば、単純比較で寸法が半分になっている。面積は寸法の2乗なので、シリコン面積は4分の1(25％)になっているはずだ。それが43％というのは、寸法があまり短くなっていないことを意味する。単純に逆算すると、寸法は半分どころか、0.656倍の縮小率に留まっている。1世代とほんのわずかだけの微細化だ。このことから、TSMCの7nm技術は、実質9nm前後の技術なのではないかとの疑いが生じてくる。講演後の質疑応答でも、この点に関する強い疑問が聴衆から出ていた。
7nm技術向けには、第4世代のFinFET技術と第5世代の高誘電率絶縁膜・金属ゲート(HKMG)技術をそれぞれ開発した。リソグラフィはArF液浸のマルチパターニング技術を導入している。金属配線(銅配線)の最小ピッチは40nmである。金属配線の層数は12層で、下層側の第1層から第4層までは最小ピッチのまま、第5層から第9層までは最小ピッチの1.9倍のピッチ、第10層は3.1倍のピッチ、第11層と第12層は18倍のピッチとなっている。
EUVリソグラフィによる7nm技術のSRAM試作結果も公表
TSMCの国際学会における技術講演では、論文資料と講演内容があまり一致していないことが少なくない。IEDM 2016でも、TSMCは講演で技術情報を追加していた。
最先端のCMOSロジック製造技術を開発した時は、実評価用にSRAMを設計・製造し評価することが多い。TSMCは今回、256MbitのSRAMシリコンダイを試作した。SRAMセルの大きさは0.027平方μで、過去に学会発表されたSRAMセルの中ではもっとも小さいという。試作したSRAMは完全に動作したほか、電源電圧が0.5Vと低くても動作することを確認した。
SRAMに関する上記の情報は、講演で述べられたほか、IEDMの論文資料にも記載されている。論文資料に記載されていない技術情報としてTSMCは、EUVリソグラフィ技術を導入して同じ256MbitのSRAMを製造した結果を披露した。
比較に使用したのは、ArF液浸のマルチパターニング(オクタパターニング(LPLELPLELPLELPLE))とEUV露光のマルチパターニング(ダブルパターニング(LPLE))である。最下層ビア(V0)と第1層配線(M1)の加工パターンを比較した。いずれもEUV露光では、ArF液浸露光に比べると変形の少ない綺麗なパターンを描けていた。
さらに、256MbitのSRAMを試作し、製造歩留まりを比べて見せた。ArF液浸露光とEUV露光で歩留まりはほとんど変わらず、約50％だったとする。
IBMグループとTSMCが、7nm世代の製品量産にEUVリソグラフィを採用するかどうかは、まだ分からない。製品量産の開始時期(2018年以降とされる)までに、EUVリソグラフィ技術の開発が進む度合いにも依存する。
また気になるのは、TSMCが7nm世代の半導体量産にかなり積極的に見えることだ。学術論文には珍しく、イントロダクションには以下のような一節がある(もちろん原文は英語)。「ビジネスの機会を捉えるには、PPAC(Power-Performance-Area-Cost)を十分に備えた技術ソリューションを、ベストなタイム・ツー・マーケット(最適なタイミングで市場に提供すること)で開発することが重要である」。
TSMCは、IEDM 2014とIEDM 2013で16nm世代のCMOSロジック製造技術、VLSI 2016で10nm世代のCMOSロジック製造技術を発表している。いずれの論文資料でも、IEDM 2016とは違ってビジネスに関する記述は見当たらなかった。IEDM 2016の論文だけが、ビジネスに触れているのは不自然だ。その意味するところが分かるまで、留意していきたい。