福田昭のセミコン業界最前線

過激さを増す3D NANDの開発競争、“5bit/セル”技術も登場

～セル分割の駆使や800層積層も視野に

福田昭

2019年8月9日 11:00

記憶容量が1Tbit以上と大きな3D NANDフラッシュメモリの開発事例。各社の公表資料から筆者がまとめたもの

　3D NANDフラッシュメモリ(3D NANDフラッシュ)の高密度化技術が過激さを増している。3D NANDフラッシュの高密度化と大容量化は、メモリセルを垂直方向に積層(3次元積層)する数(ワード線の積層数)を増やすことより、おもに実現されてきた。この3次元積層技術と、多値記憶技術(1個のメモリセルに複数のビットを記憶する技術)を組み合わせることで、極めて大きな記憶容量のシリコンダイを実現している。

　製品レベルにある最先端の3D NANDフラッシュは、最大で1Tbitあるいは1.33Tbitの膨大なデータを1枚のシリコンダイに収容する。

　たとえばIntelとMicron Technologyの開発連合とSamsung Electronicsはそれぞれ、ワード線の積層数が64層の製造技術と、1個のメモリセルに4bitのデータを記憶するQLC(Quadruple-Level Cell)技術を組み合わせることで、1Tbitの記憶容量を実現した。

　また東芝メモリとWestern Digitalの開発連合は、ワード線の積層数が96層の製造技術とQLC技術を組み合わせることで、1.33Tbitと巨大な容量のシリコンダイを開発した。この1.33Tbitというのは、現在のところ半導体メモリとしては世界最大の記憶容量である。

　ワード線の積層数を128層とさらに増やした3D NANDフラッシュも開発されている。SK Hynixは2019年6月に128層の製造技術と、1個のメモリセルに3bitのデータを記憶するTLC(Triple-Level Cell)技術を組み合わせることで、シリコンダイ当たりの記憶容量が1Tbitの3D NANDフラッシュの開発を発表した。TLC技術では最大の記憶容量である。

記憶容量は過去20年で1,000倍に増大

　過去を振り返ると、従来のプレーナ型NAND(2D NAND)フラッシュはおもに微細化によって記憶容量を128Gbitまで拡大してきた。多値記憶方式にはMLC(2bit/セル)技術とTLC技術が使われた。

　3D NANDフラッシュ技術の実用化は128Gbitから始まり、256Gbit以上の記憶容量は3D NAND技術の独壇場となった。多値記憶方式はTLC技術が、さらにはQLC技術が実用化された。

NANDフラッシュメモリの大容量化の進展(国際学会ISSCCで発表されたシリコンダイ)。国際学会ISSCCの実行委員会が2018年11月に報道機関に配布した資料から

　NANDフラッシュメモリの記憶密度(シリコン面積当たりの記憶容量)は、2001年以降、年率1.41倍のペースで伸びてきた。3年で記憶容量が4倍に増えることに相当する。このハイペースが19年も続いたのは、驚くべきことだ。

NANDフラッシュメモリの記憶密度の推移(国際学会ISSCCで発表されたシリコンダイ)。国際学会ISSCCの実行委員会が2018年11月に報道機関に配布した資料から

　ただしここに来て、3D NANDフラッシュの将来を心配する声が半導体メモリの研究開発コミュニティで聞かれるようになった。心配の内容は大きく2つある。

　1つはこれまで大容量化を牽引してきたワード線の積層数増大が、近い将来に鈍化する、あるいは限界に達するのではないか、というもの。もう1つは多値記憶技術がQLC方式で限界に達し、メモリセル当たりのビット数を増やせなくなるのではないか、というものである。

300層を超える3D NANDフラッシュにSamsungが公式に言及

　ところがこの8月6日には、こういった心配を打破するロードマップと要素技術を、大手NANDベンダーが相次いで表明した。

　最大手ベンダーのSamsung Electronicsは6日に、シングルスタックで136層のメモリスルーホールを形成した256Gbit 3D NANDフラッシュを搭載したSSDの量産を始めると発表した(参考記事)。136層のメモリスルーホールというのは、層数では過去最多だ。ソース線やダミーワード線を除くと、メモリセルストリングのワード線層数は110～120層だと思われる。

　この発表で注目すべきは、136層のシングルスタックを3つ重ねることで、300層を超えるメモリセルを積層できると述べたことだろう。最大手のSamsungがこういった強気の意見を表明することはかなり珍しい。

　300層クラスの開発時期は明らかにしていないが、研究にはすでに取り掛かっているはずだ。

伸び続けるワード線積層数のロードマップ

　過去にメモリスルーホール技術によるワード線積層数の可能性に言及したのは、東芝メモリである。2017年5月に国際学会IMWで、200層で2Tbit/ダイが実現可能だと述べた(参考記事)。2017年5月時点で3D NANDフラッシュ技術のワード線積層数は最大で64層だった。ここから3倍に伸ばすというロードマップは、かなりの驚きをもって迎えられた。

　ところが翌年(2018年)の8月にフラッシュメモリ業界のイベント「フラッシュメモリサミット(FMS)」で、SK Hynixは、200層クラスは通過点であり、最終的には500層クラスを実現可能だと表明した(参考記事)。シリコンダイ当たりの記憶容量は示さなかったものの、従来のトレンドからは4Tbit/ダイを作れる積層数である。

　そして今年(2019年)の8月6日に、SK Hynixは「フラッシュメモリサミット(FMS)」のキーノート講演で、2020年に176層、2025年に500層以上、2030年に800層以上という超強気のロードマップを示してきた。800層というのは、原理的には8Tbit/ダイを実現できる積層数である。シングルダイで1TBということになる。

SK Hynixが「フラッシュメモリサミット(FMS)」のキーノート講演で示した開発ロードマップ。筆者が撮影した(以下同じ)

多値記憶はついに5bit/セルへ

　8月6日には、さらに驚くことがあった。FMSのキーノート講演で東芝メモリが、3D NANDフラッシュの記憶密度を高める2つの要素技術を発表したからだ。

　1つは多値記憶技術である。1個のメモリセルに5bitのデータを格納する「PLC技術」を開発すると表明したのだ。キーノート講演の聴衆は、これにはかなりの衝撃を受けたようだ。

　従来の多値記憶方式は、1個のメモリセルに4bitのデータを格納するQLC(Quadruple-Level Cell)技術が最多である。QLC技術では、１個のメモリセルに15段階のしきい電圧を書き込む。隣接するしきい電圧の差は小さく、調整は非常に難しい。このため、多値記憶方式はQLC技術が限界だと思われていた。

　ところが東芝メモリは、その思い込みを壊してきた。1個のメモリセルに31段階ものしきい電圧を書き込んだときの、実験結果を見せてきた。共同開発パートナーであるWestern Digitalも、5bit/セルを含めた多値記憶のスライドを示していた。ちなみにQLCをPLC(注: Pはpentaの略だと思われる)に変更すると、記憶密度は25％向上する。

東芝メモリが示したQLC(4bit/セル)技術によるしきい電圧の分布

東芝メモリが示したPLC(5bit/セル)技術によるしきい電圧の分布

Western Digitalが示した多値記憶方式の説明スライド