福田昭のセミコン業界最前線
3D NANDフラッシュの高密度化を側面支援する「第3」のスケーリング
2019年8月21日 14:09
3D NANDフラッシュメモリ(3D NANDフラッシュ)の高密度化と大容量化は、基本的には2つの手法によって実行されてきた。1つは「高層化」である。メモリセルを垂直方向に積層(3次元積層)する数(ワード線の積層数)を高める。この高層化によってシリコン面積当たりのメモリセル数を増やし、記憶密度を向上させる。もう1つは「多値化」である。1個のメモリセルが記憶するデータのビット数を増やす。この多値化によってシリコン面積当たりの記憶容量を拡大する。
「高層化」と「多値化」が3D NANDの高密度化を牽引
「高層化」と「多値化」は、かけ算(乗算)で記憶密度の向上に寄与する。メモリセルアレイだけで考えると、たとえば64層(高層化)と3bit/セル(多値化)を組み合わせることで、記憶密度は64×3倍、すなわち192倍になる。さらに高層化と多値化を押し進めて96層(高層化)と4bit/セル(多値化)を組み合わせると、記憶密度は96×4倍、すなわち384倍と一気に2倍に増やせる。3D NANDフラッシュがものすごい勢いで高密度化と大容量化を実現できた大きな理由が、ここにある。
ただし、「高層化」と「多値化」は、微細化以外の部分では製造技術に多大な負担をかける。メモリセルを垂直方向に積層することは、細くてきわめて長い孔(メモリホール)を垂直かつ均一に形成する高難度のエッチング技術と、細長い孔の側面に薄膜を均一に形成する高難度の成膜技術を要求する。
メモリセルに複数のビットを記憶させることは、セルトランジスタのしきい電圧を非常に細かい電圧ステップで制御することを意味する。特性のそろった、膨大な数のメモリセルを製造しなければならない。これも高難度のエッチング技術と成膜技術を必要とする。
ワード線ピッチの縮小でメモリホールの高さを抑制
製造技術の重い負担を少しでも減らすために実施されてきたのが、ワード線薄膜の厚みとワード線層間絶縁膜の厚みを薄くすることだ。たとえばSamsung Electronicsは、ワード線の積層数を48層から64層に高層化したときに、ワード線の膜厚とワード線の間隔を狭くすることでメモリホールの高さを下げたと2017年2月に国際学会ISSCCで述べている(参考記事:64層の3D NAND技術で512Gbitの大容量データをシングルダイに収容)。
また大手製造装置ベンダーのApplied Materialsは、ワード線の積層数の増加とワード線ピッチの縮小の関係をロードマップとして2018年5月に国際学会IMWのショートコースで示した(参考記事:半導体メモリに対する高い関心を証明した初めての日本開催)。
ワード線の積層数が48層のとき、ワード線のピッチは約62nmである。これが90層を超えると、ワード線のピッチは約55nmに短くなる。それでもメモリホールの長さ(メモリスタック全体の高さ)は、48層の約3.5μmから、90層超では約5.5μmと大きく伸びてしまう。
シリコン面積を縮小して記憶密度を高める2つの技術
ワード線ピッチの縮小そのものは、記憶密度の向上には寄与しない。製造の難しさを緩和する工夫である。記憶密度の向上に関してはこのほか、大きく2つの工夫が開発されてきた。1つは、メモリセルアレイの積層したワード線を周辺回路に引き出す部分の面積を縮小する技術である。もう1つは、メモリセルアレイと周辺回路を重ねる3次元積層技術である。
積層したワード線を周辺回路に引き出す部分は「ステアケース」と呼ぶ階段状の構造をしている。ワード線を1層ずつ引き出して、最上部の周辺回路と接続する。この「ステアケース」は記憶密度を低減させる。そしてワード線の積層数を高層化すればするほど、「ステアケース」の段数が増えて面積が大きくなるという問題を抱える。
そこでおもに48層から64層に移行する段階で開発されたのが、「トリム」と呼ぶ技術である。ステアケースの形成では従来、フォトリソグラフィ工程とエッチング工程を、1層分のワード線と層間絶縁膜のペアに対して実行していた。これを積層数の数だけ、繰り返す。
これに対して「トリム」技術では、最初にフォトリソグラフィとエッチングを実行した後に、レジストを除去しない。レジストを残す。レジストの側面をエッチングによって削り、次の段のワード線薄膜を露出させる。そしてワード線薄膜とその下の層間絶縁膜をエッチングで除去し、階段を形成する。再びレジストの側面をエッチングで削り、次の段のワード線薄膜を露出させる。これを繰り返す。
「トリム」技術には2つのメリットがある。1つは、フォトリソグラフィ工程を省けるので製造のスループットが向上することだ。もう1つは、エッチングによって横方向の寸法を調整するので、階段の幅を大幅に短くできることである。後者のメリットは、記憶密度の向上に寄与する。
「トリム」技術による効果は非常に大きい。半導体チップの分析企業であるTechInsigtsによると、東芝メモリの48層 3D NANDダイではステアケースの長さが58.4μmもあったのに対し、64層 3D NANDダイではステアケースの長さが32.1μmと45%も短くなっていた。同じくTechInsightによると、Samsungの48層 3D NANDダイではステアケースの長さが27.7μmあったのに対し、64層3D NANDダイではステアケースの長さが20.3μmとこれも27%ほど短縮されていた。
周辺回路とメモリセルアレイを積層するCUA技術
もう1つの工夫に話題を移そう。メモリセルアレイと周辺回路を重ねる3次元積層技術は、3D NANDフラッシュ独自の記憶密度向上手法である。3D NANDフラッシュではメモリセルアレイ直下のシリコン基板がほとんど使われていない。そこでこの空き地に周辺回路の一部あるいは大部分を作り込むことで、シリコンダイ面積を縮小する。
この技術を最初に商用化したのは、IntelとMicron Technologyの連合である。両社はこの技術を「CUA(CMOS Under the Array)」と呼称した。同様の技術はほかの大手3D NANDベンダーも開発しており、それぞれ類似の名称で呼んでいる。各社の呼称を列挙すると、Samsung Electronicsは「COP(Cell Over Periphery)」、東芝メモリとWestern Digitalの連合は「CUA(Circuit-Under-Array)」、SK Hynixは「PUC(Periphery Under Cell)」である。なおSK HynixはPUC技術を製品化しており、同技術を採用した3D NAND技術世代を「4D NAND」と呼んでいる(参考記事:SK Hynixが3D NAND開発で最先端に、TLCで初の1Tbitフラッシュを誇示)。
メモリホールのピッチを詰めていることが初めて明らかに
残る記憶密度の向上手法の1つに、メモリホールのピッチを詰める工夫がある。ただしこれまで、3D NANDフラッシュではメモリホールの微細化(横方向すなわちシリコン表面と平行な方向の微細化)についてはまったくと言ってよいほど触れられてこなかった。例えば前述のApplied Materialsによる開発ロードマップでも、メモリホールの微細化はスケーリングの要素には加えられていない。
3D NANDフラッシュの高密度化は「高層化」と「多値化」を基本原理としており、そもそもプレーナー(2D)型NANDフラッシュの高密度化原理である微細化(横方向の微細化)に頼らないところから、出発している。さらに言ってしまうと、メモリホールのピッチを詰めることは、製造の難度を上昇させる。できればあまり使いたくない手法だとも言える。
にも関わらず、実際には高層化とともに、メモリホールのピッチを詰めていることが、明らかになった。3D NANDフラッシュ大手で東芝メモリと連合を組んでいるWestern Digital(以降は「WD」と表記)が、3D NANDフラッシュの高密度化を支える要素技術の1つとして、メモリホールのピッチを詰めて密度を向上させていることをフラッシュメモリサミット(FMS)のキーノート講演で公表したのだ。
WDが発表したスライドは、横軸がワード線の積層数で左から48層と64層、96層、1XX層、1YY層をプロットする。縦軸はメモリホール密度(平方mm当たりの数)となっており、層数が増えるにつれてメモリホール密度が高まるような折れ線グラフとなっていた。ただし縦軸は目盛りがないので、定量的な値は把握できない。
ところが救いがあった。WDが横軸をワード線積層数とし、メモリホール密度×ワード線積層数×メモリセルのビット数による密度を縦軸とするグラフを別のスライドで表示した中に、定量的な値を示す表があったのだ。その表によると、64層のメモリホール密度を「1」とすると96層のメモリホール密度は「1.1」となっていた。
メモリホールのピッチは世代ごとにごくわずかに縮小
そこでメモリホール密度の変化を48層や1XX層などでも推定し、メモリホールピッチの寸法を短縮していく様子を計算した。さきほどのグラフから読み取った結果、48層のメモリホール密度は0.93、1XX層の密度は1.13、1YY層の密度は1.17となった。これをメモリホールのピッチに換算すると、48層が1.035、64層が1.00、96層が0.953、1XX層が0.940、1YY層が0.924となる。ごくわずかずつ、短くしていくことが分かる。
東芝は、64層の3D NANDフラッシュ技術「BiCS3」についてメモリホールの直径を100nmと公式に発表している。ピッチは明らかにしていないが、120nm～130nmと見られる。ここでは125nmと仮定し、ピッチの推移を計算してみよう。
先ほどの相対値に当てはめると、メモリホールのピッチは48層が130nm、64層が125nm、96層が119nm、1XX層が117.5nm、1YY層が115nmとなる。仮に1XX層を128層、1YY層を192層とし、64層からの記憶密度の向上をメモリホールのピッチ縮小の有無で比較してみる。ピッチを固定すると128層の記憶密度は64層の2倍となり、192層の記憶密度は64層の3倍となる。
これに対してピッチを縮小すると、128層の記憶密度は64層の2.26倍と増加し、192層の記憶密度は64層の3.51倍と拡大する。192層における記憶密度が3.0倍と3.5倍というのは、かなりの違いだ。もちろん、ピッチを詰めるとメモリホールの製造は、より難しくなる。そこを乗り越えようとする、意欲的なロードマップであることがうかがえる。