福田昭のセミコン業界最前線
次世代のスマート家電を担う低消費AIプロセッサとは？京都で4年ぶりのVLSIシンポジウム開催
2023年6月6日 06:13
半導体のデバイス・プロセス技術と集積回路技術に関する最先端の研究開発成果を披露する国際学会「VLSIシンポジウム(2023 IEEE Symposium on VLSI Technology and Circuits)」が、今年(2023年)も6月中旬に開催される。2023年4月25日(日本時間)にはプログラムが公式Webサイトで公開されるともに、オンラインで日本の報道機関・記者向けの説明会が開催された。
会場は前回(2019年)の京都開催と同じ「リーガロイヤルホテル京都」
過去、VLSIシンポジウムは西暦の奇数年に京都府京都市、偶数年に米国ハワイ州ホノルルを開催地としてきた。同シンポジウムの関係者はこの交互開催を「京都開催」、「ハワイ開催」と呼んで区別している。ただし、COVID-19(新型コロナウイルス感染症)の世界的な流行によって2020年と2021年は現地開催(リアルイベント)が困難となり、オンラインだけのバーチャルイベントとして開催した。
昨年(2022年)は3年ぶりにハワイのホノルルでリアルイベントが復活した。このハワイ開催はオンライン参加とオンライン環境を併用したハイブリッドイベントとして開催され、COVID-19以前とは違ったマルチプラットフォーム(スマートフォンとPC)での参加体験が提供された(詳しくは本コラムで既報)。
今年のVLSIシンポジウム(「2023 VLSIシンポジウム」あるいは「2023 VLSI」と呼ぶことが多い)は、2023年6月11日～16日に京都市のホテル「リーガロイヤルホテル京都」で開催される。2019年以前の「京都開催」でも会場として利用してきたホテルであり、常連の参加者にとっては4年ぶりの京都訪問となる。
持続可能な未来の人類社会に半導体技術が貢献
2023年の開催テーマは「Rebooting Technology and Circuits for a Sustainable Future(持続可能な未来に向け、デバイス・プロセス技術と回路技術を再起動する)」である。持続可能な社会の構築は人類全体の共通な課題となっていることから、半導体技術が課題の解決に貢献することが期待される。
シンポジウムの基本スケジュールは6月11日と12日がプレイベント(ワークショップとショートコース)、6月13日～15日がメインイベント(技術講演会(テクニカルカンファレンス))、16日)がポストイベント(フォーラム)となっている。このほか12日の夜にはデモンストレーションセッション兼歓迎会(レセプション)、13日の夜にはパネル討論会、14日の夜には合同晩餐会(バンケット)を予定する。
シンポジウムの参加料金は、IEEEあるいは日本応用物理学会(JSAP)の正会員が7万5,000円、学生会員が4万円である。非会員はそれぞれ8万円、5万円とやや割高になる。参加料金には技術講演会のほか、ワークショップ、パネル討論会、デモンストレーションセッション、レセプション、バンケットを含む。
ショートコースとフォーラムの参加料金はセットになっており、IEEEあるいは日本応用物理学会の正会員が5万5,000円、学生会員が4万円である。非会員はそれぞれ6万5,000円、5万円とこれもやや割高になる。
リアルイベントの性格を強めた今年のシンポジウム
実は厳密に表現すると、「VLSIシンポジウム(VLSI Symposium.jpg
IEEE Symposium on VLSI Technology and Circuits)」が開催されるのは今年が2回目である。「VLSIシンポジウム」は一昨年(2021年)まで、2つのシンポジウムで構成されてきた。半導体のデバイス・プロセス技術に関する国際学会「Symposium on VLSI Technology(VLSI技術シンポジウムあるいは技術シンポジウム)」と、半導体の回路技術に関する国際学会「Symposium on VLSI Circuits(VLSI回路シンポジウムあるいは回路シンポジウム)」である。2つのシンポジウムの総称として「VLSIシンポジア(VLSI Symposia)」を使っていた(英文の表記が「Symposia(複数形)」であることに留意されたい)。
これまで、技術シンポジウムと回路シンポジウムの実行委員会は2つのシンポジウムの統合を徐々に進めてきた。そして昨年のハワイ開催でほぼ完全な統合を実現し、1つの「VLSIシンポジウム」として初めて開催した。前述の通り、今年は「VLSIシンポジウム」としては2回目の開催となる。
昨年のハワイ開催と比べると、今年の京都開催はリアルイベントとしての性格がかなり強まった。この変化にはCOVID-19による渡航制限の大幅な緩和が影響していると思われる。メインイベントとサブイベントはすべて現地会場での開催となった。論文発表は会場での口頭講演となり、事前収録によるビデオ講演は原則として廃止された。
オンライン参加の登録枠はあるものの、料金はリアルイベントと変わらない。またオンライン参加者が講演を視聴できるのは、現地開催の後になる。オンデマンドで視聴できるコンテンツは、一般講演と招待講演、基調講演、ショートコース、フォーラムである。ワークショップやパネル討論会などはリアルイベントのみ。なおリアルイベントの参加登録者は、オンライン参加者と同様にオンデマンドで講演を視聴できる。
ワークショップではオープン設計やEUVの高NA化などを議論
ここからはVLSIシンポジウムの見どころをスケジュールの進行に沿って説明していこう。すでにご説明したように、6月11日の夜はプレイベントのワークショップを予定する。デバイス・プロセス技術から3件、回路技術から3件のテーマを用意した。時間割は午後5時30分から午後7時15分が1件、午後8時から午後9時45分が残りの5件である。最初の1件は「オープンソースのLSI設計」がテーマ。オープンソースの物理デザインキット(PDK)と設計自動化ツール(EDAツール)、オープンソース設計のコミュニティといった最近の動きを反映した。
残りの5件は「EUVリソグラフィの高NA化」、「裏面活用の将来、電源配線網の次は機能ブロックか」、「先端ノード開発で材料からシステムまでを協調最適化する手法」、「機械学習チップとシステムの均一で正確なベンチマーキング」、「3次元イメージセンサー」をテーマとする。いずれも技術講演会(テクニカルカンファレンス)に比べて踏み込んだ内容を議論する。
次世代CMOSと次世代有線通信の技術講座を提供
続く6月12日はプレイベントの2日目となる。2件のショートコース(技術講座)を午前から夕方まで用意した。1件(Short Course 1)は「Advanced CMOS Technologies for 1 nm & Beyond(1nm以下のCMOS技術)」、もう1件(Short Course 2)は「Future Directions in Highspeed Wireline/Optical IO(高速有線/光入出力の将来動向)」を共通テーマとした。
6月12日の夜には、デモンストレーションセッションと歓迎会を同じ会場で実施する。デモセッションはテーブルトップ形式で一部の発表者が研究内容を訴求するイベントで、論文の講演前に研究内容について質問できることから、好評かつ貴重なプレイベントとなっている。またレセプションでは、ビュッフェ形式の軽食が提供される。
基調講演では「チップレット」、「NANDフラッシュ」、「量子計算」、「超LSIの未来」を展望
6月13日～15日は、前述のようにメインイベントである技術講演会(テクニカルカンファレンス)が開催される。初日と2日目の始めは、プレナリーセッションとなる。それぞれ2件のプレナリー講演(基調講演)を予定する。
プレナリー講演では注目のトピックをテーマとすることが多い。すべて招待講演である。今年のテーマは「パッケージング」、「メモリ」、「量子コンピューティング」、「超LSIの未来」で、全体としては技術寄りとなっている。
632件の投稿から212件の論文を選択、採択率は34%
技術講演会(テクニカルカンファレンス)では、632件の投稿論文から選ばれた212件の研究成果(採択論文)が口頭で発表される(「一般講演」とも呼ぶ)。採択率(採択論文数/投稿論文数)は34%で前回と変わらない。またレイトニュース(投稿締め切り日を遅らせた速報論文)として20件の投稿論文から選ばれた1件の研究成果が口頭で発表される。
6月13日午前:205MB/sの1Tbit TLC 3D NANDフラッシュ
一般講演は、6月13日の基調講演が完了した後に休憩を挟んで始まる。タイムスロット(時間帯)としては午前の後半(10時30分～12時35分)となる。この時間帯には回路分野のセッションC1(ニューラルインターフェイス)とセッションC2(不揮発性メモリと低消費電力SRAM)、それからデバイス・プロセス分野のセッションT1(ハイライト)を予定する。
以下にこの時間帯の注目講演を挙げよう。メモリのセッション(C2)では、キオクシアとWestern Digitalなどの共同研究チームがTLC(3bit/セル)方式としては記憶密度が17Gbit/平方mmと高い3D NANDフラッシュ技術を発表する(講演番号および論文番号C2-1)。試作したシリコンダイの記憶容量は1Tbitである。ワード線の積層数は210層を超える。メモリセルアレイを8個のプレーンに分割することで、205MB/sの高速書き込みと、40μsと低い読み出しレイテンシを実現した。
Samsung Electronicsは、14nm世代のFinFETロジックとプロセス互換の128Mbit埋め込みMRAM技術を開発した(番号C2-2)。電源0.64V、温度150℃の条件で読み出しサイクル周波数は80MHzとかなり高い。
ニューラルインターフェイスのセッション(C1)では、Univ. of Torontoほかの共同研究グループによる成果発表が興味深い(番号C1-1)。ラット(大型のネズミ)の脳に無線経由で刺激を与え、小さなプールの迷路を誘導して泳がせるシステムを開発した。複数のラットで実験に成功したとする。
デバイス・プロセス分野のハイライトセッション(T1)では、次世代トランジスタ技術の発表に注目したい。imecはモノリシックプロセスでナノシート構造の相補型FET(CFET)を試作した(番号T1-3)。ボトムFETとトップFETを48nmのゲートピッチで製造した。ソースとドレインはエピタキシャル成長で作成。ボトム側とトップ側の間隔30nmを結ぶ高アスペクト比のコンタクトも形成している。両FETの飽和SSは70～75mV/decと良好である。
Intelは、裏面電源を導入したIntel 4プロセスによるE-Coreの実装について述べる(番号T1-1)。裏面電源ビア(PowerVia)を採用した効果を検証した。コアの大部分でスタンダードセルの回路使用率が90%を超えるとともに、動作周波数が5%向上した。
なおIntelが過去に10nm世代(他社の7nm世代に相当)と呼称してきたプロセスが「Intel 7」、7nm世代(他社の5/4nm世代に相当)と呼称してきたプロセスが「Intel 4」である。留意されたい。
6月13日午後(前半):低消費プロセッサの開発成果が相次ぐ
6月13日の午後は、昼食休憩を挟んで前半のセッションが午後2時に始まる。この時間帯には回路分野のセッションC3(プロセッサ)、セッションC4(連続時間A-D変換器)、セッションC5(無線トランシーバ)と、デバイス・プロセス分野のセッションT2(信頼性とキャラクタライゼーション)、セッションT3(NANDフラッシュ)、セッションT4(DTCO:設計製造の協調最適化)を予定する。6つのセッションが同時に進行するので、かなり目まぐるしい。
この時間帯ではまず、プロセッサのセッション(C3)に注目したい。携帯端末への搭載を想定した低消費電力プロセッサの開発成果が続出する。
National Taiwan Univ.ほかの共同研究グループは、消費電力が26.4mWと低いIoT端末向け画像再構成プロセッサを開発した(番号C3-1)。VGA画像を60fpsで処理したときの消費電力は26.4mW。製造技術は40nmのCMOSプロセスである。National Taiwan Univ.は、携帯端末向けの超音波イメージングプロセッサも発表する(番号C3-2)。標準モードとアドバンスモードをサポートし、消費電力は169mW(動作周波数200MHz、電源電圧0.91V)。
東京大学は、消費電力が152.8μWときわめて低いDNN(ディープニューラルネットワーク)プロセッサを開発した(番号C3-3)。常時オンの音声コマンド認識用である。35の音声コマンドで構成される業界標準の音声セットを認識する。製造技術は40nm。シリコンダイ面積は7.63平方mmである。
MediaTekは、消費電力が0.62mW～1.61mWと低いディジタルCIM(コンピューティングインメモリ)ベースのディープラーニングチップを発表する(番号C3-4)。常時オンのビジョンシステム用である。消費電力は0.62mW～1.61mW(INT8、2～5fps)と低い。従来チップに比べて消費電力を約3割と大幅に削減した。製造技術は12nmである。
デバイス・プロセス分野ではセッションT2(信頼性とキャラクタライゼーション)、セッションT3(NANDフラッシュ)、セッションT4(DTCO:設計製造の協調最適化)に注目すべき講演が少なくない。
National Taiwan Normal Univ.ほかの共同研究グループは、強誘電体メモリのサイクル寿命を延長させるリカバリ技術を開発した(番号T2-4)。記憶素子である強誘電体キャパシタに非対称な交流電界を与えると、強誘電性の劣化が回復する。200周期のリカバリ動作によって寿命を10の12乗サイクルに延ばした。
Samsung Electronics(以降はSamsungと表記)は、第8世代の3D NAND技術(V8 NAND技術)による1Tbitのフラッシュメモリを発表する(番号T3-1)。ワード線の積層数は236層とかなり多い。高アスペクト比のメモリホールにおけるエッチングの均一性を向上させた。セル間干渉を緩和し、データ保持の劣化を抑制する技術も開発したとする。
Samsungは、裏面電源配給網(BSPDN)を3nmノードのロジックに適用することで、消費電力と性能、シリコン面積(PPA)を最適化する技術を開発した(番号T4-1)。ブロック(スタンダードセルの集合)レベルの回路動作周波数は3.6%向上し、回路面積は14.8%縮小した。
6月13日午後(後半):5Gスマートフォン用SoC「Snapdragon 8 Gen2」の実現技術
午後の後半は、休憩を挟んで午後4時に始まる。この時間帯には回路分野のセッションC6(高速通信リンク)、セッションC7(ディジタルシステム)、セッションC8(バイオメディカル)と、合同分野(ジョイントフォーカスセッション)のセッションJFS1(新しいコンピューティング)、デバイス・プロセス分野のセッションT5(強誘電体FET)、セッションT6(ロジック技術:先進プラットフォームとデバイス構造)を予定する。この時間帯も6つセッションが同時に進む。
この時間帯の注目講演を回路分野から紹介しよう。PAM4(4値振幅変調)方式の超高速トランスミッタ、高密度波長多重方式の超高速光レシーバ、FPGAチップレットとDSPチップレットを高密度実装したディジタル信号処理用パッケージ技術、非接触で心電図を計測・記録するICの研究成果に注目したい。
Univ. of California, Los Angelesは、伝送速度が112Gbit/秒と高く、消費電力が58mWと低いPAM4方式の高速送信回路(トランスミッタ)を開発した(番号C6-1)。28nmのCMOS技術で電圧モード送信回路を試作した。回路は抵抗器なしのDA変換器、3タップラッチレスFFE(フィードフォワード等化器)、パッシブ型スキュー補償器、56GHzのインテジャーN型PLLなどで構成する。試作した回路(出力0.8Vpp)の送信エネルギーは0.52pJ/bit、クロックジッタ(rms値)は160fs、線形性(RLM)は96%である。
Intelは、1波長当たり32Gbit/秒の光信号を8波長まとめた伝送速度が256GbpsのDWDM(高密度波長多重)方式光通信用レジーバーを発表する(番号C6-2)。波長間隔200GHzの8波長光信号(256Gbps)を受信したときのビット誤り率は10のマイナス12乗未満と低い。電気信号ICチップと光信号ICチップを集積したシリコンフォトニクスのパッケージを想定した。
Univ. of MichiganとIntelの共同研究グループは、14nm技術のFPGAチップレットと22nm技術のDSPチップレット2枚をEMIB(シリコンブリッジによる高密度接続技術)によって1個のパッケージに集積するサブシステム「Arvon」を開発した(番号C7-1)。16bit半精度浮動小数点処理の最大性能は4.14TFLOPSである。ニューラルネットワークや通信などの処理を想定した。
POSTECHとSamsungの共同研究グループは、非接触方式の8チャンネル心電図計測・記録ICを報告する(C8-3)。コモンモード干渉(CMI)と動きアーチファクト、動きアーチファクトが引き起こす余分なコモンモード・差動モード(CM-DM)変換の影響を抑制した。デジタルアシストの時分割多重方式で心電図を計測する。T(Total)CMRR(同相信号除去比)は110dB。
デバイス・プロセス分野では、強誘電体FET(次世代不揮発性メモリ)と最新世代の5Gスマートフォン向け大規模CMOSロジック、次世代のトランジスタ技術の講演が興味深い。
National Taiwan Univ.は、ナノシート構造の強誘電体FET(FeFET)を積層した不揮発性メモリセル(2Tセル)を開発した (番号T5-3)。2nm以降の技術ノードを想定している。書き込み電圧は2Vと低く、メモリウィンドウは1.8Vと広い。サイクル寿命は10の11乗以上、データ保持期間は10年以上と推定した。
Qualcomm Technologiesは5G対応フラグシップスマートフォン向けSoC「Snapdragon 8 Gen2」(参考記事)の実現技術を公表する(番号T6-2)。製造技術は4nmのEUVリソグラフィとFinFETである。5nm技術の既存製品「Snapdragon 888」と性能を比較した。製造技術と設計技術の進化により、「Snapdragon 8 Gen2」は全体的に性能が向上している。シリコン面積は20%縮小し、リング発振器の動作周波数は20%高まった。消費電力当たりの処理性能はCPUが25%、GPUが100%向上した。バッテリ寿命は20%延びたとする。
imecは、モノリシック製造する相補型FET(CFET)の積層コンタクト技術を報告する(番号T6-4)。午前の後半にimecが発表したCFET(番号T1-3)を構成する重要な要素技術である。ボトム側はアスペクト比が16、CD(クリティカル寸法)が12nmのトレンチ(溝)をタングステン(W)で埋め込む。高さが60～100nmのコンタクト形成における垂直方向のエッジプレイスメント誤差は2%と少ない。トップ側コンタクトはボトム側と類似のプロセスで製造し、ボトム側とは酸化膜で分離する。
パネル討論会では25年先まで半導体産業を担う要素などを議論
6月13日の夜は、午後8時から2件のパネル討論会を同時に開催する。1件のテーマは「What is Scalable & Sustainable in the Next 25 Years? (次の25年をスケーラブルでサステナブルにするものは何か? )」である。スケーリング(微細化)の限界が明らかになり、サステナブル(持続可能であること)が社会的な課題となっている状況で、半導体産業の次の25年を牽引するような限界突破(ブレークスルー)技術を物理、製造、経済性、チップの消費電力、製造に必要な電力量、製造工程で排出する地球温暖化ガス、人的資源といった観点から議論する。
もう1件のテーマは「Can Universities Help to Revitalize the IC Design Industry? If So, How? (大学はIC設計産業発展の助けとなれるのか? もしなれるとすれば、どのように? )」である。IC設計産業と大学の関係を改めて問い直し、相互に有益な関係をいかにして構築をすべきかを議論する。
翌日の6月14日も、大量の技術講演セッションを予定する。朝8時過ぎから夕方の5時過ぎまで、複数の講演セッションが同時並列に進む。講演数があまりに多く、精査に膨大な時間を要している。大変申し訳ないのだが、水曜日以降の注目講演は機会を改めて紹介したい。