福田昭のセミコン業界最前線
NANDフラッシュメモリに続いて大容量DRAMも将来は3次元積層へ
2023年6月9日 06:41
半導体デバイス・プロセス技術と半導体回路技術に関する最先端の研究開発成果を披露する国際学会「VLSIシンポジウム(2023 IEEE Symposium on VLSI Technology and Circuits)」が、2023年6月11日(日曜日)～16日(金曜日)に京都市のホテル「リーガロイヤルホテル京都」で開催される。略称は「2023 VLSIシンポジウム」あるいは「2023 VLSI」である。
2023年4月25日(日本時間)には初版のプログラムが公式Webサイトで公開されるともに、オンラインで日本の報道機関・記者向けの説明会が開催された。そこで本コラムでは前回から、VLSIシンポジウムの見どころをスケジュールの順番に沿って説明している。
前回は6月11日(日曜)～12日(月曜)のプレイベント(ワークショップとショートコース)と、6月13日(火曜)に開催されるメインイベント(技術講演会)の概要を予告編としてレポートした。
今回は6月14日(水曜)～15日(木曜)に開催されるメインイベント(技術講演会)と、17日(金曜)に予定されるポストイベント(金曜フォーラム)の概要を予告編としてレポートする。
14日(水曜日)の朝は授賞式とプレナリー講演で始まる
技術講演会(テクニカルカンファレンス)の2日目である6月14日(水曜)は、午前8時からセッションが始まる。午前の前半(午前8時～午前10時)は全体セッションで、始めは主催学会(IEEE)が各種の賞(アワード)を授与する式典を予定する。
続いて午前8時40分からは、プレナリーセッションが始まる。前日(13日)と同様に、2件のプレナリー講演(基調講演)を予定する。最初の1件は量子コンピューティングに関する講演、次の1件は3D NANDフラッシュメモリに関する講演である。
14日(水曜日)午前(後半) : 3nm世代のFinFETで高密度のSRAMを試作
午前の後半は、休憩を挟んで午前10時30分に始まる。この時間帯(タイムスロット)には、回路分野のセッションC9(先進SRAM設計)、セッションC10(AI向け先進メモリ)、デバイス・プロセス分野のセッションT7(ハイライト2)を予定する。この時間帯はメモリの研究成果が多い。
TSMCは、3nmノードのFinFET技術によって256MbitのSRAMマクロを試作した(講演および論文番号C9-1)。メモリセルアレイのバンクアーキテクチャを工夫するとともに、3本のワード線をインタリーブ動作させる回路、書き込みアシスト回路を追加して動作電圧を最小化した。
TSMC Design Technology JapanとTSMCは共同で、3nmノードのFinFET技術によって記憶密度が27.6Mbit/平方mmと高いSRAMマクロを開発した(番号C9-2)。6トランジスタのシングルポートSRAMセルで434kbitのSRAMマクロを試作した。動作電圧範囲は0.48～1.2Vと広い。動作周波数は1.9GHz(電源電圧0.75V)である。
キオクシアとWestern Digital(WD)の共同研究チームは、300層を超える3D NANDフラッシュメモリを想定したメモリホール技術を開発した(番号T7-1)。横方向に成長させた単結晶のシリコン(Si)によって長さ14μmのメモリホールを埋めた。
SK hynixは、メモリセルの絶縁膜に強誘電体膜を導入した3D強誘電体NANDフラッシュを試作してQLC(4bit/セル)の多値記憶動作を確認した(番号T7-2)。書き込みウインドウは10.5V、マージンは最小0.24Vである。
14日(水曜)午後(前半) : 配線工程にトランジスタと記憶素子を作り込む
14日(水曜)午後の前半セッションは、昼食休憩を挟んで午後2時に始まる。
この時間帯には回路分野のセッションC11(DC-DCコンバータ)、セッションC12(ディジタルビルディングブロック)、セッションC13(ミリ波のトランシーバと合成回路)、合同分野のセッションJFS2(AR/VR/MRとメタバース)、デバイス・プロセス分野のフォーカスセッションTFS1(将来メモリの方向性)、セッションT8(先進プロセス)を予定する。
ETH Zurichは22nmのFD SOI CMOSロジックに集積するオンチップのDC-DCコンバータ回路を開発した(番号C11-1)。最大効率は77%、最大電力密度は4.1W/平方mmである。
基本回路は電磁結合したD級LC発振回路。電力密度が0.003W/平方mm～2.1W/平方mmの範囲で効率の低下は2%未満と非常に小さい。22nmのFD SOI CMOS技術で試作した回路全体のシリコン面積は0.33平方mm。
東京工業大学は、送受信周波数が88～136GHzと高い全二重フェーズドアレイトランシーバを試作した(番号C13-1)。自己干渉のキャンセル回路を搭載して干渉を20dB低減した。OTA(Over the Air)測定による全二重の伝送速度は8値PSKが6Gbit/秒、16値QAMが4Gbit/秒である。
Metaは、AR/VRのスマートメガネに向けたカメラ、オーディオ、セキュリティ、マシンラーニング機能を搭載するシステムLSI(SoC)を報告する(番号JFS2-1、招待講演)。カメラやマイクなどのセンサーとSoCを接続する。複数のアクセラレータ回路を内蔵することで消費電力を低減した。
Samsung R&D Centerは、10nm以下のスケーリング向けた次世代のDRAM技術を展望する(番号TFS1-1、招待講演)。従来の横方向スケーリングは困難となり、NANDフラッシュと同様に垂直方向のセル積層による記憶密度の向上が有力な手段となる。その可能性と課題を述べる。
National Univ. of SingaporeとSoitecの共同研究グループは、金属配線(BEOL)工程にIGZOチャンネルのセル選択FETと強誘電体キャパシタを積層する高密度FeRAM技術を発表する(番号TFS1-3)。理論的には4F2(F2は設計寸法の2乗)と小さなメモリセル面積を実現できる。
Stanford Univ.ほかの共同研究グループは、BEOL工程でセル選択トランジスタと不揮発性メモリを積層する高密度抵抗変化メモリ(ReRAM)技術を公表する(番号TFS1-4)。カーボンナノチューブ(CNT)のセル選択FETと抵抗変化素子を積層する。従来のFEOL(フロンドエンド工程)で作成するReRAMと利害得失を比較する。
14日(水曜)午後(後半) : クロスポイントメモリの大容量化を議論
14日(水曜)午後の後半は、休憩を挟んで午後4時に始まる。この時間帯には回路分野のセッションC14(ナイキストA-D変換器)、セッションC15(将来の応用に向けたイメージセンサー)、セッションC16(先進ニューラルネットワーク)、デバイス・プロセス分野のセッションT9(PCM、ReRAMとスレッショルドスイッチ)、セッションT10(強誘電性2 : FeFRAMとFTJ、FMD)、セッションT11(新しいチャンネル材料 : インジウム酸化物とITO)を予定する。
Samsung Electronicsは、間接ToF(Time of Flight)方式CMOSイメージセンサーと画像処理プロセッサ(ISP)を集積したセンサーシステムを開発した(番号C15-1)。グローバルシャッタモードでタイミングをサブミリ秒単位で遅らせた画像を取り込んで複数の雑音を低減する。深さ方向の画像は60フレーム/秒で出力できる。
ソニー半導体グループは、画素ピッチが3.36μmと狭い単一光子アバランシェダイオード(SPAD)方式イメージセンサーを発表する(番号C15-2)。複数サイクルの信号電荷取り込みによる最大ビットの検出によって120dBと高いダイナミックレンジを達成(150フレーム/秒で撮影)。画素数は748✕448、消費電力は104mWである。
SK hynixは、4層で256Gbitを超えるクロスポイントメモリ技術を議論する(番号T9-1)。「4層で256Gbit」はIntelが製品化した第2世代のOptaneメモリを意識した表現だろう。
PCM(カルコゲナイドによる相変化メモリ)素子とセレクタ素子によるクロスポイントメモリは、「4層で256Gbit」を超えようとすると、発熱の増大と書き込み余裕の減少という課題が立ちふさがる。セレクタと記憶を兼ねた素子の検討が必要だと指摘した。
National Tsing Hua Univ.とTSMCの共同研究グループは、最先端のマイクロコントローラに埋め込む3次元積層抵抗変化メモリ(3D ReRAM)を開発した(番号T9-4)。TSMCの16nm FinFETロジックと互換の3次元ReRAM技術である。配線工程に作り込めるフィン形の積層可能なReRAM素子によって0.1Gbit/平方mmを超える記憶密度を実現可能とする。
Purdue Univ.は、原子層堆積(ALD)技術による極薄インジウム酸化物(In2O3)チャンネルを利用した高周波トランジスタを試作した(番号T11-1)。極薄のインジウム酸化物チャンネルトランジスタを試作し、高周波特性を測定した。fTは36GHzと高い(ドレイン電圧は0.8V)。チャンネルの厚みは2nm、長さは40nm。インジウム酸化物チャンネルは配線工程(BEOL)に作り込める。
14日(水曜)の夜は、午後7時過ぎから晩餐会(バンケット)がある。技術者や研究者などが互いに交流を深められる、重要な機会となる。
15日(木曜)午前(前半) : ARヘッドセット用カメラ向けの低消費イメージセンサー
明けて6月15日(木曜)は、メインイベントの最終日だ。午前8時30分から技術講演会の一般講演が始まる。
午前の前半は、回路分野のセッションC17(電力管理回路)、セッションC18(データ変換技術)、合同分野のセッションJFS3(AR/VR/MRとメタバース2)、デバイス・プロセス分野のセッションT12(強誘電性3 : 先進構造とプロセス)、セッションT13(量子コンピューティングとクライオCMOS)を予定する。
KU Leuvenは、交流230Vrmsを直流12Vに変換する高密度AC-DCコンバータ回路を開発した(番号C17-1)。180nmの高電圧SOI CMOSプロセスで製造する。分割比を複数備えるスイッチトキャパシタ(SC)方式DC-DCコンバータを内蔵する。SCの構成は低電圧スイッチによって変更可能。電力密度は9mW/平方mm、変換効率は53.1%。抵抗分割方式に比べると損失は大幅に少ない。
ソニー半導体グループは216フレーム/秒、672✕512画素の間接ToF方式CMOSイメージセンサーについて述べる(番号JFS3-1、招待講演)。イメージセンサーの画素ピッチは3μmとかなり狭い。1フレームの深さ画像測定によって撮影画像の動きアーチファクトを抑制した。フレーム速度は3.5倍に向上し、消費電力は半分に減り、読み出し雑音は71%低減できたとする。
MetaとBrillnicsの共同研究グループは、ARヘッドセット用カメラを想定した低消費イメージセンサーを発表する(番号JFS3-2)。画素数は640✕640。グローバルシャッタモードでモノクローム画像と近赤外画像の両方を同時に撮像できる。30フレーム/秒で撮像時の消費電力は6.2mWと低い。ダイナミックレンジはモノクローム撮影が124dBと高く、近赤外撮影が60dBとやや低い。
National Taiwan Univ.は、n+型Si/Ge基板にエピタキシャル成長させた強誘電性HZO(ハフニウムジルコニウム酸化物)で巨大な残留分極を観測した(番号T12-4)。n+Si基板とn+Ge基板にエピタキシャル成長させたHZOでそれぞれ84μC/平方cm、73μC/平方cmと大きな残留分極(2Pr)を観測した。抗電界(2Ec)はそれぞれ8.8MV/cm、5.8MV/cmとかなり高い。分極反転の寿命はそれぞれ10の9乗サイクルと10の11乗サイクルである。
15日(木曜)午前(後半) : GPUアクセラレータの最先端パッケージング技術
15日(木曜)午前の後半は、休憩を挟んで午前10時30分に始まる。この時間帯は回路分野のセッションC19(アナログ回路技術)、セッションC20(光システム向け回路設計)、セッションC21(PIM/CIMシステム)、合同分野のセッションJFS4(3次元システム集積化)、デバイス・プロセス分野のセッションT14(新しいチャンネル材料2 : インジウム酸化物と2次元材料)を予定する。
東京工業大学は、0.9μWと極低消費の直接変換方式周波数アナライザ回路を開発した(番号C19-5)。音声認識用である。帯域通過フィルタの周波数は局所発振器を通して制御する。Q値は低域通過フィルタのカットオフ周波数によって調整した。
Analog Photonicsは、2,048チャンネルのドライバICで構成する光位相同期の固体式LiDARシステムを報告する(番号C20-1)。LiDARの走査距離は50m以上。5枚の2,048チャンネルドライバICチップをLiDARシリコンフォトニクスエンジンIC(1枚)と接続。チャンネル当たりの消費電力は125μWと低い。電気光学効果によって光の位相を0～360度まで8bitで調整する。
AMDは、GPUアクセラレータ「Instinct MI250X」の最先端パッケージング技術を述べる(番号JFS4-1、招待講演)。CDNA2アーキテクチャのGPUチップレットと高速DRAMモジュール「HBM2e」(128Gバイト)を高密度集積した。
Intelは、配線工程(BEOL)における2次元材料の検討結果を報告する(番号T14-3)。遷移金属ダイカルコゲナイド(TMD)に代表されるいくつかの2次元材料を300mmウェハの配線工程(BEOL)で成膜した。BEOL互換の成膜手法、1nmと薄いバリア膜への適用、2次元材料を保護するパッシベーション膜などを検討した。
imecは、エピタキシャル成長させたモノレイヤのMX2(Mは遷移金属、Xはカルコゲナイド)チャンネルを相補型FET(CFET)の一部として利用する試みを発表する(番号T14-4)。あらかじめモノレイヤMX2層をサファイア基板に形成し、回路形成済みのSiウェハに転写する。
15日(木曜)午後(前半) : NVIDIAのシリコンダイ間高速接続技術
15日(木曜)午後の前半は、昼食休憩を挟んで午後2時に始まる。この時間帯は回路分野のセッションC22(先進イメージャ)、セッションC23(ショートリーチのリンク)、合同分野のセッションJFS5(自動車と航空宇宙)、デバイス・プロセス分野のセッションT15(インメモリコンピューティング)、セッションT16(ロジック技術3 : 先進プラットフォームとプロセス)を予定する。
CSEM (Swiss Center for Electronics and Microtechnology)は、自動運転のビジョンシステム向け超低消費イメージセンサーを開発した(番号C22-1)。画素数は640✕480。消費電力は1フレーム/秒のときに90μW、30フレーム/秒のときに1.33mW。センサーは裏面照射型。画素ごとにA-D変換回路とメモリを内蔵している。
NVIDIAは、シリコンダイ間を高速接続するトランシーバ技術を発表する(番号C23-2)。ワイヤ当たりの伝送速度がNRZ符号で25.2Gbit/秒と高い。伝送エネルギは0.190pJ/bit。製造技術は5nmのCMOS。電源電圧0.75Vで上記の速度と0.66UIのマージンを確認した。
STMicroelectronicsは、21Mバイトと大容量のPCM(相変化メモリ)を埋め込んだ自動車用マイクロコントローラを開発した(番号JFS5-3)。ASIL-Dの信頼性グレード0に準拠する。OTA(Over The Air)によるPCMデータの書き換えが可能。製造技術は28nmのFD SOI CMOSロジックと互換。ボディバイアスによって待機時消費電流を100μAに低減した。
Samsung Electronicsは、4nm世代のFinFETを基本とする製造プラットフォーム「SF4X」の概要を公表する(番号T16-3)。ソースとドレインのストレスエンジニアリングによって性能を10%向上し、消費電力を23%低減した。高性能コンピューティング向けに超低しきい電圧のトランジスタ、高速SRAMマクロ、高めの電源電圧をオプションとして用意する。
Rice Univ.は、消費電力が36nWと低いCMOS温度センサーを開発した(番号C24-3)。発振器ベースの温度センサーである。シングルMOSの温度依存性を測定に利用する。測定値のばらつきは±0.27℃以内と小さい。製造技術は180nmのCMOSである。
National Univ. of SingaporeとUniv. of Genoaの共同研究グループは、バッテリ不要の温度-ディジタル変換回路を発表する(番号C24-4)。測定対象の温度(熱)を電力源として回路が動く。180nm技術で試作した回路の消費電力は38.4pW(電圧0.6V)と極めて低い。測定分解能は0.49℃。シリコン面積は0.14平方mmである。
15日(木曜)午後(後半) : 14nm世代の大容量DRAM技術
休憩を挟んで午後4時には、15日(木曜)午後(後半)のセッションが始まる。メインイベントの技術講演会としては最後のセッションとなる。
この時間帯(タイムスロット)は、回路分野のセッションC24(センサーの回路とシステム)、セッションC25(電力制御とセキュリティ制御)、セッションC26(周波数生成)、デバイス・プロセス分野のセッションT17(新チャンネル材料3 : IGZO)、セッションT18(DRAM/MRAM)、フォーカスセッションTFS2(BEOL/BSPDN)を予定する。
Northwestern Univ.とIBM、Texas Instruments、Intelの共同研究グループは、電源電圧の低下をあらかじめ予測して抑制する高速ガードバンド回路を発表する(番号C25-1)。ガードバンド回路はバックコンバータとCPUコア、マシンラーニングエンジンで構成する。65nmの試作チップで従来技術(高速LDOレギュレータによる電圧降下抑制)と比較したところ、CPUの最大動作周波数を9.9%高められた。
Intelは、「Intel 4」プラットフォーム向けの電源電圧降下モニター回路を報告する(番号C25-2)。複数のリング発振器によってクロックサイクルごとに電源電圧をモニターする。分解能は2.6mV/bit。テスト回路の面積は3.2平方mm。
Purdue Univ.は、BEOL工程と互換のIGZOチャンネル薄膜トランジスタ(TFT)技術を発表する(番号17-2)。厚み1.5nm、長さ60nmのIGZOチャンネルを原子層堆積(ALD)によって作製した。試作したTFTの電流オンオフ比は10の11乗を超える。サブスレッショルドスイング(SS)は68mV/dec。
National Taiwan Univ.は、アモルファスIGZOによるGAA(Gate All Around)ナノシートFET技術を報告する(番号T17-3)。製造プロセス温度はすべて300℃以下と低い。このため、BEOL工程で作れる。ゲート長52nmのFETを試作した。オフ電流は10のマイナス7乗A/μm未満(検出限界以下)。電流オンオフ比は1.3✕10の8乗とかなり大きい。SSは61mV/dec(ゲート長150nm)。
Samsung Electronicsは14nm世代(筆者推定 : 1α世代)のDRAM開発・製造技術を総括する(番号T18-1)。前世代に比べて加工寸法を縮小するとともに、抵抗値やディスターブの増加を抑制した。リソグラフィでは5層にEUV露光を導入し、キャパシタに線状の蓄積ノードを採用することで、プロセスのステップ数を20%削減した。
Samsung Electronicsはさらに、14nm世代FinFETロジックとプロセス互換の埋め込みMRAMを開発した(番号T18-4)。16Mbit埋め込みMRAM(eMRAM)を試作。パッケージレベルの信頼性試験では、マイナス40℃～プラス125℃の範囲で90%以上の歩留まりを達成した。書き換えサイクル寿命は10の6乗である。
金曜フォーラム : セキュアなマイクロエレクトロニクスの実現などを議論
最終日である6月16日(金曜)は、ポストイベントとして恒例のフォーラムが開催される。今年の共通テーマは「Compute Paradigms for Secured Microelectronics and Combinational Optimization(安全なマイクロエレクトロニクスに向けたコンピュートパラダイムと、組み合わせ最適化)」である。各分野のエキスパートによる8件の講演と、2件のパネル討論会を予定する。
このほかにも興味深い講演が少なくない。特に興味深かった発表はレポートなどで改めてご報告したいので、期待されたい。