福田昭のセミコン業界最前線
TSMCが12月のIEDMでサブnm時代をにらんだトランジスタ技術を発表へ
2022年10月31日 10:20
参加登録の手引き：11月22日までは参加費用が150ドル割引に
本コラムの前回でお伝えしたように、半導体のデバイス技術とプロセス技術に関する世界最大の国際学会「IEDM(International Electron Devices Meeting、通常の呼称は「アイイーディーエム」、日本語の通称は「国際電子デバイス会議」)」が、米国カリフォルニア州サンフランシスコで現地時間2022年12月3日(土曜日)～7日(水曜日)に開催される。
前回ではIEDM(今年の略称は「IEDM 2022」)の基本的なスケジュールと、基調講演のタイトルと講演者、メインイベントである技術講演会(テクニカルカンファレンス)のテーマ別セッション予定表(12月5日午後～12月7日午後)、さらに「メモリ」分野の注目講演をご報告した。今回はIEDM 2022の参加費用を始めにお知らせし、それから注目講演の続き(「メモリ」以外の分野)を述べていく。
IEDM 2022は昨年(2021年)に続き、ハイブリッドイベントとして開催される。参加登録にはリアルイベントとバーチャルイベントがあるものの、登録費用は変わらない。テクニカルカンファレンスの参加登録費用は510ドル(IEEEの正会員の場合)あるいは660ドル(非会員の場合)である。なおこの金額は11月22日までの早期割引料金で、11月22日を過ぎるといずれも150ドルが加算されるので注意されたい。
またプレイベントであるチュートリアルとショートコース、それから昼食会はテクニカルカンファレンスとは別料金である。チュートリアルの参加登録費用は参加件数によって異なり、すべてのチュートリアル(6件の講演すべて)に参加すると375ドル(正会員)あるいは450ドル(非会員)がかかる。
ショートコースの参加登録費用は450ドル(IEEE正会員)あるいは525ドル((IEEE非会員)である。昼食会の参加チケットは45ドル。なおチュートリアル、ショートコース、昼食会には早期割引料金の設定はない。このほか、学生の参加者にはいずれのイベントでも特別な割引料金が設けられている。
宿泊の手引き：会場ホテルの宿泊には参加者だけの割引料金を用意
前回でも述べたように、リアルイベントの会場は昨年と同じ、ヒルトン・サンフランシスコ・ユニオンスクエア(Hilton San Francisco Union Square)ホテルである。米国外や遠距離などからの参加者にとっては、会場ホテルの宿泊が最も便利だろう。
IEDMでは、参加登録者が割引料金で会場ホテルに宿泊するオプションを用意している。11月8日までの早期予約に限定したサービスだ。IEDMのWebサイトに参加者専用の宿泊予約用リンクがあるので、ここからオンラインで予約できる。
IEDM参加者向けの宿泊料金はスタンダードが286ドル/泊、デラックスが299ドル/泊である。税金が加算されるので、実際には300ドル/泊を超える。サンフランシスコはホテルの料金が非常に高いので、ホテルのグレードを考慮すると、これでも安い方だと言えよう。
ちなみにホテルの公式Webサイトから一般客として予約すると、宿泊料金はキャンセルの取り扱いによって290ドル/泊から322ドル/泊までかなり幅がある。最も安い料金の290ドル/泊は、キャンセルしても払い戻しがない。最も高い322ドル/泊だと、3日前までにキャンセルした場合に全額が払い戻される。IEDM参加者向け予約を使ったほうが安心だと分かる。
最近の参加者数は1,500～2,000名前後
上記のような費用を払って参加した人数は毎年、1,500名を超える。IEDMが公表している資料によると、最近の参加登録者数は2018年が1,918名、2019年が1,885名、2020年が2,030名、2021年が1,584名である。
2020年はフルバーチャルで開催したために参加費を低めに抑えたことが、登録者数を押し上げた。2021年はハイブリッド開催で、参加登録料金を2019年以前と同様に戻したことと、コロナ禍の影響(渡航制限)が残っていたことが登録者数の減少につながったとみられる。
TSMCが3nm世代、Samsungが5nm世代のCMOSロジック技術を公表
ここからは、前回の続きである。注目すべき研究開発成果(注目講演)を紹介しよう。分野別に「メモリ」、「ロジック」、「通信」、「イメージセンサー」、「パワーデバイス」の順番で説明していく。「メモリ」分野の注目講演(8件)は前回に紹介した。今回は「ロジック」以降の分野で発表予定の注目講演を簡単に解説する。
「ロジック」分野は、「CMOSロジックプラットフォーム」と「次世代トランジスタ技術」、「多層配線技術」に分けた。この分野ではTSMCとSamsung Electronics(以降はSamsungと表記)、Intelの研究開発成果が目立つ。
まず「CMOSロジックプラットフォーム」では、TSMCが3nmノードのCMOSロジック技術を2件、発表する。1件はレイトニュース(通常の投稿よりも締め切りを遅らせた、速報ベースの開発成果)で、スタンダードセル技術「FinFlex」に関する講演である(講演番号27.5)。「FinFlex」は要求性能に応じてFinFETのフィン数を調整する機能で、動作速度と消費電力のバランスを取りやすい。5nmノードのCMOSロジックに比べて集積密度を1.6倍に向上させるとともに、動作速度を18%高めた。
もう1件はコンタクトゲートピッチ(CGP)が45nmと狭い3nmノードのCMOSロジック製造技術に関する講演だ(講演番号27.1)。製造技術の完成度を実証するため、35億を超えるトランジスタを搭載したロジックチップを製造してみせた。さらに、フル動作の256Mbit SRAMマクロを試作した。SRAMセルは高電流タイプと高密度タイプを用意している。高密度タイプのSRAMセル面積は0.0199平方μmと小さい。
最先端ロジックの開発でTSMCと競争するSamsungからは、共同開発による2件の発表がある。1件はQualcommグループとの共同発表で、5nmノードのCMOSロジック技術で共同開発したモバイル用SoC「Snapdragon 888」の概要を解説する(講演番号27.4)。前世代品の「Snapdragon 865」から処理性能を20%高めた。トランジスタ技術はEUV露光による5nmのCMOS FinFETである。設計製造協調最適化(DTCO)技術によって動作電圧と消費電力を低減した。
もう1件はSTMicroelectronicsとの共同発表で、18nmノードの完全空乏(FD)型SOI CMOSプラットフォームを発表する(講演番号27.2)。低消費電力および低リーク電流のマイクロコントローラ向けプラットフォームである。前世代である28nmノードのFD SOI CMOSに比べ、性能を80%向上させたとする(電源電圧は0.6V)。
2次元材料チャンネルのトランジスタで良好な特性を実現
「次世代トランジスタ技術」では2次元材料(単原子層と極めて薄い材料)の「遷移金属ダイカルコゲナイド(TMD)」化合物をチャンネルとするトランジスタを試作して良好な特性を得た開発成果が目立つ。2次元チャンネル技術は、サブnm時代を担うとされるトランジスタ技術の有力候補である。
TSMCなどの研究グループは、2次元材料である二硫化モリブデン(MoS2)の単層チャンネルと等価酸化膜厚1nmの極薄ゲート絶縁膜によるnチャンネルFETを試作した(講演番号7.4)。トランジスタの性能指標の1つであるサブスレッショルドスイング(SS)係数は68mV/decと、理想トランジスタにかなり近い値を得た。実効電界は13.53MV/cm、絶縁破壊電界強度は12.4MV/cmである。
TSMCなどの研究グループはさらに、2次元材料であるMoS2の単層膜をナノシートとするGAA(ゲートオールアラウンド)構造のnチャンネルFETも試作した(講演番号34.5)。ゲート長が40nm、ドレイン電圧が1Vのときにオン電流は410μA/μmとかなり高い。
Intelは、ソース・ドレイン間の距離が25nmと短い単層2次元チャンネルのFETを試作し、評価した結果を公表する(講演番号7.5)。ダブルゲートタイプでは75mV/decのSS係数を得た。バイアス温度不安定性には改良の余地があるとする。TCADシミュレーションの結果では、短チャンネル効果が起きにくいという。2次元材料の組成は現時点では明らかになっていない(前年のIEDMにおける発表からは、二硫化タングステン(WS2)が有力とみられる)。
銅配線の次を想定した多層配線技術とビア埋め込み技術
「多層配線技術」では、銅(Cu)配線の次を担うルテニウム(Ru)配線技術と選択成長タングステン(W)埋め込み技術の発表に注目したい。
IBM ResearchとSamsungの共同開発チームは、配線ピッチが18nmと狭いのルテニウム(Ru)平行配線群をスペーサーアシストのLELE方式EUVダブルパターニングで形成してみせた(講演番号12.1)。下層の配線形成とエアギャップ形成、上層のビア電極形成をまとめて処理する「トップビア(TopVia)」技術を開発した。Cu配線で一般的なデュアルダマシン技術ではなく、Ru配線ではサブトラクティブ技術を駆使した。
Applied Materialsは、タングステン(W)の選択成長によるライナーレスのギャップ埋め込み技術を開発した(講演番号12.6)。CVD成長のタングステンビア電極に比べてビア抵抗を4割ほど削減した。リング発振器の性能は7nmノードで6%向上し、3nmノードで14%向上すると推定。プロセッサの性能は7nmノードで4%の向上が期待できるとする。
半導体トランジスタの動作周波数が1THzを突破
続いて「通信」分野の注目講演である。この分野は「第6世代(6G)携帯技術とテラヘルツ技術」と「シリコンフォトニクス」に分けた。いずれも将来の無線通信と有線通信を担う候補の技術である。
「第6世代(6G)携帯技術とテラヘルツ技術」では、Kyungpook National University、University of UlsanとNTTの共同研究グループが、第6世代(6G)携帯用無線通信(周波数300GHz以上)を想定したトランジスタ技術を発表する(講演番号11.4)。InGaAs量子移動HEMT(高移動度トランジスタ)のゲート長を10μmから20nmまで変化させるとともにゲート側壁のスペース長を変え、高周波特性に与える影響を測定した。試作したHEMTの高周波特性は最大発振周波数Fmaxが1.1THz、トランジション(しゃ断)周波数Ftが0.75THzと非常に高い(ゲート長は20nm)。
GlobalFoundriesは、SiGeヘテロ接合バイポーラトランジスタ(HBT)を45nmの部分空乏型(PD)SOIバイポーラCMOSプロセスで試作し、良好な高周波特性を得た(講演番号11.6)。HBTのFmaxは610GHz、Ftは415GHzに達した。同じプロセスで製造したCMOS回路も高い周波数で動作する。nチャンネルFETのFmaxが355GHz、Ftが270GHz、pチャンネルFETのFmaxが295GHz、Ftが240GHzである。
シリコン基板に発光素子と受光素子をモノリシック集積
「シリコンフォトニクス」では、シリコン基板に発光素子と受光素子をモノリシック集積するという、非常に興味深い研究成果が発表される。National Yang Ming Chiao Tung Universityの研究成果である(講演番号19.2)。
Ge量子ドット構造のマイクロディスク発光素子とGe量子ドット構造のpinフォトダイオード、シリコン窒化膜(Si3N4)の光導波路および回折格子型光結合器をシリコン基板に作り込んだ。発光素子がどの程度の性能なのか、詳しい発表が待たれる。
画素ピッチが1.4μmと狭いCMOSイメージセンサー
「イメージセンサー」分野では、画素ピッチを狭くしたCMOSイメージセンサー技術の開発が活発だ。STMicroelectronicsなどの研究グループは、画素ピッチが1.4μmと狭い裏面照射型CMOSイメージセンサーを開発した(講演番号37.4)。CMOSロジック回路層を含む3層の積層構造をハイブリッド接合で作成した。ダイナミックレンジは106dBである。
Samsungは、モバイル用と自動車用の開発成果を発表する。モバイル用のCMOSイメージセンサーは、画素ピッチが1.8μmとかなり狭い(講演番号37.5)。グローバルシャッタ方式を採用した。DRAMキャパシタ層を含む3層の積層構造を画素レベルの銅電極間接合で製造した。PLS(寄生光感度)は-130dB、FWC(飽和電荷量)は14ke-である。
自動車用のCMOSイメージセンサーは、サブピクセル構造とDRAMキャパシタ内蔵を特徴とする(講演番号37.7)。画素ピッチは2.1μmとかなり狭い。温度85℃でのダイナミックレンジは140dBとかなり広い。LED(発光ダイオード)のフリッカーを緩和する機能を備える。
このほかソニーグループが、外光に強い深さ測定用裏面照射型SPAD(単一光子アバランシェフォトダイオード)センサーを発表する(講演番号37.3)。画素ピッチが2.5μmのときにPDE(光子検出効率)は21.8%(波長940nm)。
数百GHzで動作するGaNパワーデバイス
「パワーデバイス」分野では窒化ガリウム(GaN)を使ったパワーデバイスの研究成果が続出する。Intelは、nチャンネルのGaNトランジスタをシリコン基板に作成し、Fmaxが680GHz、Ftが130GHzという良好な高周波特性を得た(講演番号35.1)。パワーデバイスの性能指数FoM(オン抵抗✕ゲート電荷)は3.1mΩ-nC(印加電圧40V、ゲート電圧0V)と低い。ゲート幅が1300mmのパワースイッチを試作したときのオン抵抗は1.9mΩ✕平方mm。
Massachusetts Institute of Technology(MIT)などの研究チームは、シリコン基板上の相補形式GaNデバイスを自己整合技術によって微細化し、nチャンネルFETとpチャンネルFETを試作した(講演番号35.3)。pチャンネルFETのオン電流はマイナス300mA/mm、オン抵抗は27Ω✕mm。pチャンネルGaNゲートを自己整合の微細加工に利用したエンハンスメント型nチャンネルFETのオン電流は525mA/mm、オン抵抗は2.9Ω✕mmである。
Virginia Polytechnic Instituteなどの研究チームは、縦型のスーパージャンクションGaNダイオード(pn接合ダイオード)をGaN基板とサファイア基板にそれぞれ作成してみせた(講演番号35.6)。ドリフト領域の抵抗は0.15mΩ✕平方cm。耐圧は1100Vを超える。
このほかにも、興味深い発表が少なくない。詳しくはIEDMの開催後にレポートなどで改めてご報告したいので、期待されたい。