福田昭のセミコン業界最前線
3次元化するサブナノメートル時代のCMOSロジック
2023年11月20日 06:13
次世代CMOSロジックは立体化と極薄チャンネル化で1nm時代へ
本コラムの前回でお伝えしたように、半導体のデバイス技術とプロセス技術に関する世界最大の国際学会「IEDM(International Electron Devices Meeting)(通常の呼称は「アイイーディーエム」、日本語の通称は「国際電子デバイス会議」)」が、米国カリフォルニア州サンフランシスコで現地時間2023年12月9日～13日に開催される。
本コラムの前回ではIEDM(2023年の開催なので「IEDM 2023」と呼称することが多い)の開催概要と基本スケジュール、それから技術講演セッションのテーマ一覧を説明した。さらに「メモリ」分野の注目講演を紹介した。今回は「メモリ」以外の分野で注目講演を簡単に解説していく。
分野は「次世代CMOS」、「多層配線工程にデバイスを作り込む技術」、「インセンサー・コンピューティング技術」、「ワイドギャップデバイス」、「イメージセンサー」である。なお「次世代CMOS」だけは注目講演がかなり多い。そこで「相補型FET」、「2次元材料」、「多層配線」のサブカテゴリに分けて順番にご紹介する。
CMOSを構成する2個のFETを積層してシリコン面積を半分に減らす
始めは「次世代CMOSロジック」分野の「相補型FET(CFET)」である。CMOSロジック(論理回路)はnチャンネルMOS FETとpチャンネルMOS FETの少なくとも2個のトランジスタで構成する。トランジスタ数がもっとも少ない論理回路はインバータ(論理反転回路)で、1個のnチャンネルMOSと1個のpチャンネルMOSで構成する。つまりトランジスタ2個分のシリコン面積を必要とする。
CFETは、これら2種類のMOS FETを3次元積層したFETである。理論的には1個のFETが占めるシリコン面積でCMOSロジックを作れる。従来のCMOSに比べ、シリコン面積が半分で済む。ただし製造プロセスはかなり複雑で多くの課題があり、作成は容易ではない。
IEDM 2023では、CFETの研究開発で大きな進展があった。下層のFETと上層のFETをモノリシックに積層したCMOS回路をTSMCとIntelがそれぞれ発表した。TSMCはpチャンネルFETの上にnチャンネルFETをモノリシック積層したCFETを試作してみせた(講演番号29-6、レイトニュース)。FETはいずれもナノシート構造である。ゲートピッチは48nm。製造歩留まりは90%を超える。電流のオンオフ比は6桁以上。
Intelは、3個のpチャンネルFETの上に3個のnチャンネルFETをモノリシック積層したCFETを試作した(同29-2)。FETはいずれもナノリボン構造(ナノシート構造と基本的には同じ構造)である。ゲートピッチ60nmのCMOSインバータを試作して動作を確認した。
2次元材料をGAA構造のナノシートチャンネルに採用
次世代CMOSロジック用トランジスタに関するもう1つの有力候補は、2次元材料(単分子層と極めて薄い材料)の「遷移金属ダイカルコゲナイド(TMD)」化合物をチャンネルとするトランジスタである。MOS FETはチャンネル寸法を短くすると、しきい電圧が下がるとともにばらつきが増大する「短チャンネル効果」が大きな問題となる。短チャンネル効果を緩和する方法の1つに、チャンネルを薄くすることがある。TMDは単分子層を成膜しやすく、原理的にはもっとも薄いチャンネルを作れる。
TMDチャンネルは当初、従来と同様のプレーナー型MOS FETを微細化する(Fin構造を使わずに済む)技術として考えられてきた。最近ではゲート・オール・アラウンド(GAA)構造のチャンネル材料にTMDを選択する研究が活発になってきた。チャンネル材料の候補には二流化モリブデン(MoS2)、二流化タングステン(WS2)、二セレン化タングステン(WSe2)などがある。
TSMCほかの共同研究グループは、ナノシート構造でチャンネルの材料をMoS2のモノレイヤーに置き換えたnチャンネルFETを開発した(講演番号2-1)。ゲート長は40nm。しきい電圧は約1V(ノーマリオフ動作)と高い、オン電流は約370μA/μm(Vdsは約1.0V)、電流のオンオフ比は10の8乗である。
imecとIntelの共同研究チームは、300mmウェハで2次元チャンネル候補材料によるnチャンネルMOSとpチャンネルMOSを試作して特性を評価した (同2-2)。材料の候補はMoS2、WS2、WSe2である。nチャンネルFETはMoS2単層膜、pチャンネルFETはWSe多層膜が好適だとする。
TSMCほかの共同研究グループは、nチャンネルFETとpチャンネルFETの電流電圧特性をそろえた2次元材料トランジスタを開発した(同10-1)。nチャンネル材料のMoS2、pチャンネル材料のWSe2をサファイアウェハで成長させ、ダイ・バイ・ダイでシリコンウェハに転写している。このほかIntelがGAA構造の2次元材料チャンネルFETを試作し、nチャンネルとpチャンネルともに比較的高い移動度を達成してみせた(同10-4)。
グラフェン、ルテニウム、タングステンが銅(Cu)配線の次を狙う
CMOSロジックの大規模化を支える重要な要素技術に多層配線がある。現行世代で普及している銅(Cu)の多層配線は、微細化によって電気抵抗率が急激に増加することが懸念されている。このため、Cuを置き換える金属の探索が活発だ。候補にはグラフェン、ルテニウム(Ru)、タングステン(W)などがある。
TSMCは、炭素のシート状同素体であるグラフェンを多層配線に利用する試みを公表する(講演番号13-1)。幅の異なる配線を試作してCu配線と電気抵抗を比較したところ、幅15nm以下ではグラフェン配線の抵抗率がCu配線よりも低くなる。またコンタクトの抵抗率は、Cuに比べるとグラフェンが4桁も低い。グラフェンに金属イオンをインターカレーションすると配線の電気的特性が向上することから、次世代の配線材料として有望だとする。
imecはRuの2層微細配線を6～8の高アスペクト(AR)比、18nm～26nmのピッチで試作して特性を評価した(同13-2)。製造プロセスはセミダマシンと完全自己整合ビアである。AR6、幅10nm(18nm～20nmピッチに相当)のRu配線を試作して測定した抵抗値は、AR2でシミュレーションしたCu配線よりも低い。
Applied Materialsは、Wを全面的に採用した低抵抗の相互接続アーキテクチャを開発した(同13-3)。2nm以降の技術ノードに向けた。Wライナー、Wギャップフィル、W CMP(化学的機械的研磨)などの要素技術を駆使する。
多層配線工程にメモリなどの素子を作り込む
少し変わった試みに、多層配線工程(BEOL)にメモリなどの素子を作り込む研究がある。多層配線の下には通常、CMOSロジック回路がある。このため、BEOLに作り込んだ素子は理論的にはシリコン面積を増やさない。記憶密度や素子密度などの向上手段となる。
Stanford Universityほかの共同研究グループは、ロジックの多層配線工程に酸化物半導体(OS)のゲインセルトランジスタ型メモリ素子を埋め込むための設計指針を発表する(講演番号39-1)。OSにはインジウム錫酸化物(ITO)のFETを選んだ。OSとSiのハイブリッドセルとOSとOSのゲインセルを比較した。
imecは、スピン軌道トルク(SOT)層と磁気トンネル接合(MTJ)のピラーをほぼ同等のサイズに縮小したMRAM技術を開発した(同39-3)。消費電力を従来の3分の1に低減するとともに、書き換えサイクル寿命を10の15乗に伸ばし、メモリセル面積を縮小できるとする。
University of California, Los Angelesは、電圧制御型MRAMとCMOS周辺回路を初めて集積した(同39-4)。MRAMのスイッチング時間は0.7nsときわめて短い(電圧1.8V)。試作ダイの読み出しアクセス時間は8.5ns、書き込みサイクル寿命は10の11乗である。
センサーに演算機能を組み込む
センサーに何らかの演算機能を組み込む 「インセンサー・コンピューティング技術」にも注目したい。Macronix Internationalほかの共同研究グループは、3次元モノリシック集積技術によるスマートイメージセンサーを発表する(講演番号33-2)。20nmノードのFinFET技術によるCMOS回路層の上にIGZOのDRAMに類似したメモリ層、その上に2次元材料MoS2のフォトトランジスタアレイ層をモノリシック積層した。フォトトランジスタアレイのレイアウトは5✕5個である。
Xidian UniversityとWestlake Universityの共同研究チームは、スパイキングニューラルネットワーク向けに1個のフォトトランジスタと1個のしきい値スイッチで構成する光電子ニューロンを考案した(同33-1)。連続時間でセンシング信号(光電変換信号)を圧縮して符号化する。
シリコンウェハにGaNパワートランジスタとCMOSドライバを集積
エネルギーバンドギャップがSiよりも広い化合物半導体デバイス(ワイドギャップデバイス)では、Siウェハ上に窒化ガリウム(GaN)系HEMTを作成する動きが活発である。Intelは、Siの300mmウェハ上にGaNパワートランジスタとCMOSドライバを集積した(講演番号9-7)。CMOSドライバはGaNのエンハンスメントモードnチャンネルMOS HEMTとSiのpチャンネルMOS FETを組み合わせたもの。GaN層のSiウェハは(111)面を使用している。SiのMOS FETには、別の(100)面Siウェハを貼り合わせて薄い(100)層だけを残し、チャンネルとして利用した。
CEA Letiは、Ka帯パワーアンプ用AlN/GaN/Si MIS-HEMT を開発した(同38-3)。200mmウェハのSi CMOSプロセスと互換。ゲート絶縁膜SiNを最適化して試作したHTMTのｆtは81GHｚ、ｆmaxは173GHzである。28GHzにおけるPAE(電力負荷効率)は41%と非常に高い(電圧20V)。GaN/SiC系デバイスに匹敵する性能を得たとする。
6,400万画素で画素寸法が0.5μm角と小さなCMOSイメージセンサー
イメージセンサーでは画素数の増加と画素寸法の縮小、雑音の低減、自動焦点機能の高度化といった成果が目立つ。Samsung Electronicsは、画素寸法が0.5μm角と小さな6,400万画素の高分解能CMOSイメージセンサーを試作した(講演番号40-1)。
Cu電極のハイブリッド接合によって3枚のSiウェハを積層し、画素ごとにフォトダイオードと後段の回路を接続した。従来に比べ、RTS(ランダムテレグラフシグナル)雑音を85%低減するとともに、FD(浮遊拡散)変換利得を67%高めた。
OmniVision Technologiesは、画素ピッチが2.2μmと狭いHDRグローバルシャッタ方式CMOSイメージセンサーを開発した(同40-2)。2枚のSiウェハを貼り合わせて製造している。FPN(固定パターン雑音)は1.2e-(rms値)、Temporal雑音は3.8e-(rms値)である。
キヤノンは、フォトダイオードのペアを90度ひねって配置したデュアル画素交差方式のCMOSイメージセンサーを試作した(同40-5)。すべての方向で位相差検出による自動焦点合わせ(AF)を実行する。AFが可能な最低照度は0.007ルクスと低い。
このほかにも、興味深い発表が少なくない。詳しくはIEDMの現地取材レポートなどで改めてご報告したいので、期待されたい。