福田昭のセミコン業界最前線
IntelがIEDM 2022で披露する次世代の半導体デバイス技術
2022年12月9日 06:28
3件の招待講演と8件の一般講演を予定
Intelが説明会で配布したスライドから
半導体のデバイス技術とプロセス技術に関する世界最大の国際学会「IEDM(International Electron Devices Meeting)(通常の呼称は「アイイーディーエム」、日本語の通称は「国際電子デバイス会議」)」が、米国サンフランシスコ(カリフォルニア州)で2022年12月3日(米国時間)に始まった。IEDMでは、Intelが半導体製造技術に関する数多くの研究成果を披露する。
下記の関連記事ですでに報じたように、12月3日(米国時間)にIntelはIEDMで発表する研究成果に関するニュースリリースを配信した。また発表内容に関する報道関係者向けの説明会を開催した。
Intelが説明会で配布したスライドから
IEDM 2022におけるIntelの講演件数は、合計で11件ときわめて多い。内訳は招待講演が3件、一般講演が8件である。招待講演の中には、基調講演(プレナリー講演)が含まれる。
2022年10月28日付けの本コラムでご報告したように、製造技術開発担当エグゼクティブバイスプレジデント兼ゼネラルマネージャー(Executive Vice President and General Manager of Technology Development)をつとめるAnn Kelleher氏がプレナリー講演のトップを飾る。
プレナリー講演のタイトルは「Celebrating 75 years of the transistor A look at the evolution of Moore’s Law innovation (トランジスタの75年に渡るイノベーションを記念するとともに、ムーアの法則を推進するイノベーションの進化を展望する)」である。
なお講演のタイトルはプログラムが公表された段階から少なくとも2回は変更されているので、注意されたい。上記のタイトルは2022年12月3日(米国時間)にダウンロード可能になった講演論文集(テクニカルダイジェスト)の論文トップページ(論文番号1.1)から引用したものだ。
Intelが説明会で配布したスライドから
3次元パッケージング、2次元チャンネルのトランジスタ、HPC向け省エネ技術とメモリに注力
Paul Fischer氏によると、コンポーネント研究グループは現在、3つのテーマに注力している。1つは「チップレットを円滑に集積する3次元パッケージング技術」、もう1つは「2次元材料をチャンネルとする高密度トランジスタ技術」、3番目は「高性能コンピューティング(HPC)向けの高エネルギー効率技術とメモリ技術」である。
Intelが説明会で配布したスライドから
Intelが説明会で配布したスライドから
シリコンダイ積層の接続密度を10倍に高める
ここからは、注力テーマごとにIntelの発表概要を説明していく。始めは「チップレットを円滑に集積する3次元パッケージング技術」に関する研究成果である。「Enabling Next Generation 3D Heterogeneous Integration Architectures on Intel Process」のタイトルで発表する(講演番号27.3)。最近特に注目を浴びている、チップレットの3次元異種集積技術に関する成果だ。
チップレットを構成するシリコンダイ(ミニダイ)を積層して電気的に接続する技術には大別すると、マイクロバンプ接続とハイブリッド接合の2種類がある。原理的に接続ピッチを短くできる、言い換えると接続密度(面密度)を高くできる技術はハイブリッド接合である。
Intelはハイブリッド接合技術を改良することで、2021年の段階では10μm弱だった接続ピッチを3μmと3分の1以下に短くしてみせた。接続密度に換算すると、10倍に高めたことになる。
Intelが説明会で配布したスライドから
サブnmノードでの実用化を目指す2次元材料トランジスタ
次は「2次元材料をチャンネルとする高密度トランジスタ技術」に関する研究成果である。
2次元材料(2 Dimensional Materials)とは、厚みが単原子層あるいは3原子層くらいしかない極薄の平面を形成する化合物を指す。半導体デバイスの研究開発で使われる代表的な2次元材料は「遷移金属ダイカルコゲナイド(TMD : Transition Metal Dichalcogenide)」と「グラフェン(炭素原子が平面状に連なった構造体)」である。
最近はTMDをチャンネルに使った電界効果トランジスタ(FET)の研究が特に活発であり、サブnmノードのトランジスタを実現する有力な要素技術とみなされている。
この分野でIntelは2件の研究成果を披露する。1件は「Gate length scaling beyond Si: Mono-layer 2D Channel FETs Robust to Short Channel Effects」(講演番号7.5)のタイトルで発表する。
代表的なTMDである「二硫化モリブデン(MoS2)」をチャンネル材料に採用してソース・ドレイン間の距離が25nmと短いFETを試作した。トップゲートとボトムゲートを備えたダブルゲート構造のFETでは、理想トランジスタに近い75mV/decのサブスレッショルドスロープ(SS)を得た。
Intelが説明会で配布したスライドから
もう1件の研究成果は、「Characterization and Closed-Form Modeling of Edge/Top/Hybrid Metal-2D Semiconductor Contacts」(講演番号28.5)のタイトルで発表する。2次元材料チャンネルのトランジスタで、チャンネルのコンタクト抵抗をシミュレーションするモデルを構築した。
2次元材料は二硫化モリブデン(MoS2)、コンタクト電極の金属は金(Au)である。横方向のオーバーラップ長と垂直方向のギャップ長によって電気抵抗が変化する様子をシミュレーションしてみせた。
Intelが説明会で配布したスライドから
4個の強誘電体キャパシタを積層する高密度FeRAMセル技術
3番目のテーマ「高性能コンピューティング(HPC)向けの高エネルギー効率技術とメモリ技術」に関する研究では、4件の成果発表を予定する。最初の2件は「強誘電体メモリ」、次の1件は「パワートランジスタ」、最後の1件は「超低消費電力デジタル回路」の研究成果である。
強誘電体メモリ(FeRAM)に関する初めの1件は、「Hafnia-Based FeRAM: A Path Toward Ultra-High Density for Next-Generation High-Speed Embedded Memory」(講演番号6.7)のタイトルで発表する。
二酸化ハフニウム(ハフニア)をベースとする強誘電体キャパシタ(C)とMOS FET(T)で1個のメモリセルを構成する(1T1C方式)。キャパシタの位置はMOS FETよりも上層になる。いわゆる積層型キャパシタである。
試作した強誘電体キャパシタのスイッチング時間は2nsと短く、スイッチング寿命は10の12乗サイクルと長い。さらに、MOS FETの上層に4個の強誘電体キャパシタ(C)を垂直に積層するメモリセル(1T4C方式)を試作してみせた。10の10乗サイクルのスイッチング寿命を得ている。
Intelが説明会で配布したスライドから
もう1件は、二酸化ハフニウム(HfO2)の特性シミュレーションに関する成果だ。タイトルは「Multi-domain Phase-field Modeling of Polycrystalline Hafnia-based (Anti-)ferroelectrics Capable of Representing Defects, Wake-up and Fatigue」(講演番号13.1)である。
二酸化ハフニウムの多結晶膜は、内部に3つの結晶相を有することが知られている。単斜相(monoclinic phase)、直方相(orthorhombic phase)、正方相(tetragonal phase)である。これら3つの相は、電気的な性質がまったく違う。単斜相(m-phase)は常誘電体である。
MOS FETの高誘電率ゲート絶縁膜に広く採用されているのが、この結晶相だ。直方相(o-phase)は強誘電体である。強誘電体メモリに使われる。正方相(t-phase)は反強誘電体である。反強誘電体も、メモリへの応用が試みられている。
Intelは、直方相(強誘電体相)と正方相(反強誘電体相)を含んだ多結晶膜をモデリングし、相変化や電圧分極特性、ウェイクアップ特性、ファティーグ(疲労)特性などをシミュレーションしてみせた。試作した多結晶膜の測定結果は、シミュレーション結果と良く一致していた。
Intelが説明会で配布したスライドから
動作周波数が680GHzと高いGaNトランジスタをシリコン上に作る
「パワートランジスタ」では、「Scaled Submicron Field-Plated Enhancement Mode High-K Gallium Nitride Transistors on 300mm Si(111) Wafer with Power FoM (RONxQGG) of 3.1 mohm-nC at 40V and fT/fMAX of 130/680GHz」(講演番号35.1)のタイトルで窒化ガリウム(GaN)の高周波パワートランジスタに関する研究成果を発表する。
直径300mmのシリコンウェハにゲート長が30nmと短いエンハンスメントモードのnチャンネルGaN MOS FETを作成し、680GHzと高い最大動作周波数(fMAX)を達成した。
なおトランジション周波数(fT)は130GHzである。パワーデバイスの性能指数であるパワーFoM(オン抵抗✕ゲート電荷)は3.1mΩ-nC(印加電圧40V、ゲート電圧0V)と低い(指数が低いと性能が高い)。
Intelが説明会で配布したスライドから
電気と磁気の相互作用を利用する高速・低電圧のスイッチング素子
「超低消費電力デジタル回路」では、「Low-voltage and high-speed switching of a magnetoelectric element for energy efficient compute」(講演番号36.4)のタイトルで、電気と磁気の相互作用(「電気磁気効果」あるいは「磁気電気効果」)を利用した高速低電圧スイッチング素子の研究成果を発表する。
電気磁気効果(磁気電気効果)(Magnetoelectric effect)とは、結晶(バルクあるいは薄膜)に磁界を印加すると結晶に同じ方向の電気分極が生じるとともに、結晶に電界を加えると結晶に同じ方向の磁化が生じる現象を指す。生じた分極と磁化は、外部磁界(あるいは外部電界)の印加をやめても残る。このため、不揮発性ロジックと不揮発性メモリへの応用が古くから期待されていた。
ただし2003年にビスマス鉄酸化物(BiFeO3)の薄膜が室温で大きな電気磁気効果を有することが発見されるまで、液体ヘリウム温度(4.2K)といった極低温環境でしか大きな電気磁気効果は観測できなかった。逆に2000年代後半からは、ビスマス鉄酸化物および類似の金属酸化物を使った電気磁気効果の研究とデバイスへの応用が活発になっている。
Intelはビスマス鉄酸化物の高品質な薄膜をエピタキシャル成長させることで、±150mVと低いスイッチング電圧と、2nsと短いスイッチング時間(分極反転時間)を両立させた電気磁気効果デバイスの基本構造を試作してみせた。薄膜の厚みは6nm、面積は4平方μmである。
Intelが説明会で配布したスライドから
このように見ていくと、Intelがデバイス技術の研究開発で手掛けている領域は非常に幅広いことが分かる。今回のIEDMでは成果発表がなかったが、Intelがスピン注入型磁気メモリ(STT-MRAM)や抵抗変化メモリ(ReRAM)、シリコンフォトニクスの研究開発を早くから手掛けていることは、半導体の研究開発コミュニティではかなり知られている。今後も幅広い研究開発が続くことを期待したい。