福田昭のセミコン業界最前線

2,000名近い参加者と過去最高の投稿件数を集めた国際電子デバイス会議(IEDM)

IEDM 2023のプレナリーセッション会場。米国太平洋時間2023年12月11日午前8時50分ころに撮影。なおセッションは午前9時に総合チェアによる開会挨拶で始まった

 半導体のデバイス技術とプロセス技術に関する世界最大の国際学会「IEDM(International Electron Devices Meeting、通常の呼称は「アイイーディーエム」、日本語の通称は「国際電子デバイス会議」)」が、今年(2023年)も米国カリフォルニア州サンフランシスコで始まった。技術カンファレンスの初日である12月11日には、実行委員会(エグゼクティブコミッティ)が報道機関向けの昼食会とプレスブリーフィングを開催し、「IEDM 2023」(IEDMは西暦年を付けて開催年度を区別する)の見どころを解説した。

 なお本誌のコラム「福田昭のセミコン業界最前線」では11月にIEDM 2023のプレビューを2度にわたって掲載してきた。そこで本レポートでは、プレスブリーフィングで得られた新しい情報を報告するとともに、実行委員会が推す注目講演(「ハイライト講演」あるいは「ハイライト論文」と呼称)を紹介する。

12月11日昼に開催された報道機関向け説明会のトップスライド。広報担当チェアのJungwoo Joh氏(Texas Instruments)とKang-ill Seo氏(Samsung Electronics)が口頭でIEDM 2023の概要やハイライトなどを説明した

1,800名近い参加者で会議場フロアが溢れかえる

 繰り返しになるがIEDM 2023の概要は、広報担当チェアがスライドを使いながら口頭で説明した。2枚目のスライドである「ハイライト」では、参加登録者数が現時点で1,919名に達したこと、その中で会場参加登録(リアル参加)が1,742名と大半を占めることが判明した。リアル参加の割合は91%に上る。

IEDM 2023のハイライト。現時点の参加登録者は1,919名で、内訳は会場参加が1,742名、オンデマンド参加が177名である。投稿を分野別に審査するサブコミッティには、今回から「ニューロモルフィックコンピューティング」が新設された。12月11日昼に開催されたプレスブリーフィングのスライドから(以下、出所は同様)

 実感としては、この人数は筆者が前回にリアル参加した2019年と比べ、かなり多い。プレイベントであるショートコース(別料金の技術講座)が前日の12月10日に開催されたのだが、休憩時間はかなりの混雑で通り抜けに神経を使わなければならないほどだった。しかも開催前にショートコースの座席は完売していたようだ。当日にショートコースの座席を求めて訪れた参加希望者が受け付けで完売を知らされ、気落ちして離れる姿を筆者は数回ほど見かけた。

 技術カンファレンス初日の11日は当然ながら、前日よりも会議場フロアの人数が大幅に増えていた。午後の一般講演セッションでは、休憩時間になるともっとも近くの男性用トイレで順番待ちの列が入口からはみ出し、廊下に達していた。

投稿論文の件数は過去最高を記録

 続く3枚目のスライドでは、IEDMでの発表を求めて投稿された論文の数(投稿件数)が過去最高を記録したことが示された。投稿論文の件数は684件で、前年に比べて117件(21%)増加した。IEDMの投稿件数はCOVID-19の影響でバーチャル開催となった2020年と2021年でも、「コロナ前」とも呼ばれる2019年に比べて落ち込みは弱かった。むしろ投稿件数の漸減傾向が続いた2010年代前半の方が、先行きが心配された。それが2017年の503件で底を打ち、2019年には613件まで回復していた。

IEDMの投稿件数(青数字)と採択件数(赤数字)の推移(2009年~2023年)。なお、年号の上にある略語は開催地を示す(Balt:ボルチモア、SF:サンフランシスコ、DC:ワシントンDC)

 採択件数は228件で過去とほぼ変わらない。採択件数と投稿件数の地域別比率をみると、アジア太平洋地域が採択55%、投稿66%でいずれももっとも多い。米州地域が採択27%、投稿19%、欧州地域が採択18%、投稿15%となっている。発表機関別では、大学(アカデミア)が採択53%、投稿73%でいずれももっとも多い。企業は採択41%、投稿23%、政府関係が採択6%、投稿4%である。

 投稿件数の増加は、2023年6月に京都で開催された半導体技術の国際学会「VLSIシンポジウム」でも見られた傾向だ。2年連続で投稿件数が増加したことと、過去は少ない傾向があった京都開催で前年のハワイ開催よりも投稿が増えたことが、これまでと違う。VLSIシンポジウムはハワイと京都の交互開催であり、投稿件数ではハワイが京都よりも多い傾向が続いていた。

12月12日夜のパネル討論会ではAIと半導体の関係を議論

 プレビュー記事でもお伝えしたように、技術カンファレンス2日目である12日の夜には恒例のパネル討論会(イブニングパネル)が開催される。急速に進化する人工知能(AI)が半導体に与える影響をさまざまな角度から議論する。

パネル討論会のテーマとモデレーター、パネリストの一覧

フォーカスセッションは生成AIや地球温暖化など4つのテーマを設定

 プレスブリーフィングでは「フォーカスセッション」の概要を積極的にアピールしていた。「フォーカスセッション」とは特定のテーマに絞って招待講演を中心に構成したセッションである。特定のテーマについて効率的に技術トレンドを把握するのに適したセッションだ。IEDMでは毎年、4つ前後のテーマでフォーカスセッションを実施してきた。

 今年のフォーカスセッションは4つある。セッション7の「スマートセンサー向けニューロモルフィックコンピューティング」、セッション15の「将来の生成AIに向けたロジックとメモリ、パッケージとシステムの技術」、セッション19の「ウェハ貼り合わせとその関連技術による次世代ロジックと次世代メモリの3次元スタッキング」、セッション28(水曜午前)の「半導体デバイス技術と半導体製造の永続性」となっている。

「フォーカスセッション」の概要。なお本文テキストではセッション名を適宜、和訳した
セッション7「スマートセンサー向けニューロモルフィックコンピューティング」の概要。バイオセンシングICと演算機能付きイメージセンサーの開発状況と商業化への道筋が示される
セッション15「将来の生成AIに向けたロジックとメモリ、パッケージとシステムの技術」の概要。生成AI(例:ChatGPT)は半導体産業にとってもっとも重要なトピックスとなった。AI技術の進化にとって大きな障害となるのが「メモリの壁(メモリウオール)」である。メモリの壁を壊す、あるいは低くする試みが述べられる
セッション19「ウェハ貼り合わせとその関連技術による次世代ロジックと次世代メモリの3次元スタッキング」の概要。ウェハ貼り合わせとデバイスの3次元スタッキングは、垂直方向へのスケーリングを切り開いた。3次元NANDフラッシュや次世代ロジックなどへの展開が進んでいる
セッション28「半導体バイス技術と半導体製造の永続性」の概要。半導体デバイスの微細化と量産規模の拡大が地球環境、とくに温暖化に与える影響が無視できなくなってきた

7項目で構成される一般講演のハイライト

 ここからは一般講演のハイライトを紹介したい。ハイライト講演の選択はコミッティによるものなので、以前に本誌で筆者が独断で選んだ「注目講演(注目論文)」とは当然ながら、違いがある。ハイライトのテーマを以下に示す。

 「3次元スタックと2次元材料」、「メモリ技術」、「ニューロモルフィック/インメモリコンピューティング/AI」、「2.5/3次元集積、パッケージとデバイスの相互作用、熱管理」、「量子コンピューティングデバイス」、「RF、5G/6G、THz、ミリ波を扱うデバイス」、「先進のパワーデバイス、パワーモジュール、パワーシステム」の全部で7つの項目を挙げていた。IEDMは半導体の製造工程で見ると前半(前工程)を対象とする学会だったが、最近では製造工程の後半(後工程)も一部、取り込んでいる。

一般講演プログラムのハイライト。「3次元スタックと2次元材料」、「メモリ技術」、「ニューロモルフィック/インメモリコンピューティング/AI」、「2.5/3次元集積、パッケージとデバイスの相互作用、熱管理」、「量子コンピューティングデバイス」、「RF、5G/6G、THz、ミリ波を扱うデバイス」、「先進のパワーデバイス、パワーモジュール、パワーシステム」の7項目を挙げていた

トランジスタレベルの3次元積層でCMOSを構成

 「3次元スタックと2次元材料」はCMOSデバイスのスケーリングを1nm世代以降も継続させるための要素技術である。3次元スタックではIntel(論文番号29.2)とTSMC(同29.6)がそれぞれ、注目すべき研究成果を発表する。いずれもpチャンネルFETの上にnチャンネルFETを積層してCMOS回路を構成する。「コンプリメンタリFET(CFET)」と呼ぶ。

3次元スタック技術(トランジスタレベル)の注目論文。Intelが3個のpチャンネルFETの上に3個のnチャンネルFETをモノリシック積層し、CMOSインバータを試作した(論文番号29.2)
3次元スタック技術(トランジスタレベル)の注目論文。TSMCはゲートピッチが48nmと短いCFETを試作した。pチャンネルFETの上にnチャンネルFETを積層している(論文番号29.6)

2次元材料チャンネルの極薄プレーナー型トランジスタ

 2次元材料では、代表的な2次元導電材料である遷移金属ダイカルコゲナイド(TMD)を使ったnチャンネルFETとpチャンネルFETによるCMOS回路をTSMCが試作した(論文番号10.1)。

2次元材料をnチャンネルFETとpチャンネルFETの両方に採用したCMOS回路をTSMCが試作した(論文番号10.1)。nチャンネルFETのチャンネル材料は二硫化モリブデン(MoS2)、pチャンネルFETのチャンネル材料は二セレン化タングステン(WSe2)である。いずれのFETもサファイア基板で作成した。ダイごとにシリコンウェハに転写することで両者をサイドバイサイドで接続し、それからシングルチップとして切り出している

DRAMの微細化限界を超える縦型トランジスタ

 「メモリ技術」では、DRAMの微細化限界を超える技術と、不揮発性メモリの大容量化技術がハイライト講演として紹介された。DRAMの微細化限界を超える技術はSamsung Electronics(以降はSamsungと表記)が、不揮発性メモリの大容量化技術はMicron Technology(以降はMicronと表記)とTSMCがそれぞれ発表する。

10nm未満(サブ10nm)の技術ノードに向けた縦型チャンネルのDRAMセルトランジスタ技術をSamsung Electronicsが開発した(論文番号6.3)。チャンネル材料には酸化物半導体のIGZOを採用した。コア回路トランジスタ層と周辺回路トランジスタ層の上にDRAMセル用の縦型チャンネルトランジスタをモノリシック集積している
強誘電体メモリセル(1T1Cタイプ)のアレイ層を2つ重ねた32Gbitの大容量不揮発性RAMをMicron Technologyが試作した(論文番号15.7)。CMOS周辺回路領域の上にメモリセルアレイを積み重ねることによって記憶密度を高めた
1個のセレクタと1個の磁気トンネル接合(MTJ)によってSTT-MRAMセルを構成し、セルアレイをクロスポイント配置した埋め込みメモリをTSMCが開発した(論文番号21.5)。16nmと微細な加工技術によってメモリセルアレイを試作している

 興味深いのは、SamsungとMicronが開発したメモリ技術はいずれも、周辺回路層の上にメモリセルアレイ層を載せることで記憶密度を稼いでいることだ。両社は3D NANDフラッシュメモリで同様の技術(CMOSアンダーアレイ)による量産実績を有する。研究開発では、フラッシュ以外の高密度メモリに広がる兆しが見える。

不揮発性メモリ技術を活用した機械学習システム

 「ニューロモルフィック/インメモリコンピューティング/AI」では、GPUシステムよりも消費電力が低く、推論に要する時間が短い機械学習システムを実現しようとする不揮発性メモリ技術の研究成果がハイライトとして紹介された。Tsinghua UniversityとUniversity of California, Santa Barbaraがそれぞれに開発した技術である。

Tsinghua Universityが開発した低消費高速推論チップ(論文番号23.2)。シリコンCMOS論理回路層の上に128kbitのハフニウム酸化膜(HfO2)ベース・アナログ抵抗変化メモリによるCIM(コンピューティングインメモリ)層を積み、その上にバッファであるCNT(カーボンナノチューブ)-FETとTa2O5ベース抵抗変化膜の1T1Rアレイ層を重ねた。推論精度はGPUベースマシンに匹敵し、消費エネルギーは大幅に低い
University of California, Santa Barbaraが試作したストカスティックニューラルネットワーク(SNN)による推論ハードウェアの概要(論文番号12.1)。トンネル障壁の低い磁気トンネル接合(MTJ)によってゆらぎのあるビット(マイクロ秒オーダーで値が変化する)を発生させ、FPGAに取り込んで推論処理を実行する

GaNパワーデバイスとSi CMOSを300mmウェハに集積

 「先進のパワーデバイス、パワーモジュール、パワーシステム」では、窒化ガリウム(GaN)のパワートランジスタとシリコン(Si)のCMOS回路をシリコン基板(300mmウェハ)に集積したIntelの開発成果(論文番号9.7)がハイライトとして紹介された。ドライバ回路のnチャンネルMOS FETにGaN、pチャンネルMOS FETにSiを使うことでCMOSのドライバを実現した。

シリコン(Si)基板にGaNパワートランジスタとGaNのnチャンネルMOS FETおよびSiのpチャンネルMOS FETによるCMOSドライバ、SiのCMOS回路を集積したIntelの開発成果(論文番号9.7)

画素寸法が0.5μm角と小さく画素数が6,400万画素と多いCIS

 このほか、CMOSイメージセンサー(CIS)やスマートセンサー、高周波デバイスなどのハイライト論文がスライドで紹介された。以下にスライドをまとめて示そう。

CMOSイメージセンサー(CIS)分野のハイライト論文。左はSamsungが開発した6,400万画素のCMOSイメージセンサー(論文番号40.1)。画素寸法は0.5μm角と小さい。右はimecがCMOSプロセスで試作したカラースプリッター(論文番号8.1)
スマートセンサー分野のハイライト論文。左はMacronix Internationalが試作した3次元積層構造のスマートイメージセンサー(論文番号33.2)。右はimecが試作した神経プローブ(論文番号25.6)。発光素子やセンシング回路などを一体化した
化合物半導体の高周波デバイス(左)と多層配線工程で作り込むデバイス(右)のハイライト論文。左は平均周波数が800GHzと高いInP/GaAsSbダブルヘテロ接合バイポーラトランジスタ。ETH Zurichが試作した(論文番号34.6)。右は多層配線工程と互換の薄膜トランジスタ。Purdue Universityが試作した(論文番号41.1)。薄膜トランジスタの材料はInGaOである。チャンネルは厚さ3nm、長さ60nm
モデリングとシミュレーションに関するハイライト論文。左はGeorgia Institute of Technologyの研究成果(論文番号24.1)。3D NANDフラッシュセルの絶縁膜に強誘電体膜とアルミナ膜を導入したときの効果をモデル化した。右はUniversity of California, Santa Barbaraの研究成果(論文番号3.4)。2次元スピン論理回路と2次元材料の協調設計フレームワークを構築した

【お詫びと訂正】12月14日に掲載いたしました本コラムですが、編集部の作業ミスにより、以前掲載した古い本文のまま掲載してしまいました。このたび正しい内容の本稿を掲載させていただきます。著者ならびに関係者各位にご迷惑をおかけしたことをお詫びいたします。