イベントレポート
MicronがDRAMと3D NANDの開発状況を一部明らかに
～VLSIシンポジウム初日レポート
2018年6月22日 06:00
半導体技術の国際学会「VLSIシンポジウム」のメインイベントである技術講演会(テクニカルカンファレンス)の初日(6月19日)が完了した。
当日の午前は総合議長(ゼネラルチェア)による開会挨拶(オープニングリマーク)と、基調講演(プレナリ講演)セッションが実施された。
ハワイ開催としては過去10年で最高の参加登録者数を記録
開会の挨拶では総合議長から、参加登録者が現時点で過去10年のハワイ開催(VLSIシンポジウムはハワイ開催と京都開催を交互に実施しており、参加登録者数では京都がハワイよりも多い傾向にある)では、最高数を記録したことが報告された。
6月19日朝の時点で、参加登録者の数は約860名に達したという。ショートコースの受講者数は406名で、これも過去10年では最大数である。
実行委員会としては、過去最大数の参加者はありがたいことだ。ところが思わぬ反動が出た。休憩時間に出されるジュースやコーヒーなどが、不足気味なのだ。とくにひどかったのが技術講演会前日(6月18日)の夜に開催された立食パーティー形式のレセプション(歓迎会)で、開始早々に料理が消え失せてしまった。
来年のVLSIシンポジウムは6月10日～14日に京都で開催
オープニングリマークスに続いて、来年(次回)のVLSIシンポジウムの開催日程が発表された。2019年の6月10日～14日に京都で開催される。会場は前回と同じく、「リーガロイヤルホテル京都」である。
Micronの幹部がメモリ技術の最新トレンドを講演
オープニングリマークスと次回予告に続くプレナリ講演セッションでは、4件の招待講演が実施された。
その中で、Micron Technologyのエグゼクティブバイスプレジデントを務めるScott DeBoer氏による、メモリ技術の最新トレンドに関する講演が興味深かったので、その概要をご紹介したい。
とくに参考になりそうなのは、MicronにおけるDRAMと3D NANDフラッシュメモリの開発状況に触れた部分である。
10nm世代の最先端DRAMは、5段階の開発ステージを計画
最初はDRAMの開発状況である。20nm未満の微細加工を駆使する最先端DRAMは、「1X(エックス)世代」から始まった。
現在はさらに微細化した「1Y(ワイ)世代」のDRAMの開発が完了しており、重要顧客による認証の完了を待っている。その後、量産に入る予定だ。
その先は「1Z(ゼット)世代」である。こちらはシリコンダイ水準での開発段階にあり、ウェハプロセスの最適化を進めている。
さらにその先は「0x世代(10nm未満の世代)」へ、とはいかない。「1α(アルファ)世代」となる。この世代はプロセス技術の集積化を実施中である。そしてさらにその先も0x世代ではなく、「1β(ベータ)世代」と呼ぶ10nm世代が続く。
DRAMのリソグラフィ技術に関しては、注目すべきコメントがあった。「1β(ベータ)世代」までは、EUV(Extreme Ultra-Violet: 極端紫外線)リソグラフィは採用しない。採用の可能性があるのは、「1β(ベータ)世代」のさらに先の世代からだという。
3D NANDは64層からスタック構造を導入
続いて3D NANDフラッシュメモリの開発状況である。ワード線層数が96層と、業界では最大の3D NANDフラッシュ技術によって512GbitのNANDフラッシュメモリを開発したと講演では述べていた。
512Gbitとしてはシリコンダイ面積が最も小さなNANDフラッシュだとする。ただし、シリコンダイ面積の数値は示さなかった。
96層の3D NANDフラッシュメモリは、Micronにとっては「第3世代」の3D NAND技術で開発した。ちなみに「第2世代」は64層、「第1世代」は32層の3D NAND技術だと講演では説明していた。
技術世代の説明で注目したのは、ワード線の積層モジュールを重ねる「スタック構造」を、第2世代から採用していると述べたことだ。
第2世代の64層 3D NANDフラッシュは、32層の積層モジュールを2つ重ねた構造(2ティアのスタック構造)である。そして第3世代の96層 3D NANDフラッシュは、48層の積層モジュールを2つ重ねたスタック構造だった。
なお、今年5月に京都で開催されたメモリ技術の国際学会「国際メモリワークショップ(IMW)」で東芝メモリは、同社が開発した96層の3D NANDフラッシュが、48層の積層モジュールを2つ重ねたスタック構造であることを明らかにした(最先端3D NANDフラッシュに隠されていた事実)。
3D NANDフラッシュの製造では、エッチングによって、膨大な数の極めて細長い孔を均一に形成しなければならない。1回のエッチングで製造可能な積層数は、現在のところ48層あるいは64層が限界のようだ。
MicronのDeBoer氏は講演で、「第4世代」の3D NAND技術を開発中であると述べた。第4世代では第3世代に比べて書き込みスループットが30％向上するとともに、ビット当たりの書き込みエネルギーが40％減少するという。
講演では具体的な層数には触れなかったようだが、発表講演の概要をまとめた技術論文集によると、120層を超える層数を実現する予定である。過去の実績からは、第4世代のワード線積層数は、128層になるとみられる。
なお、1個のメモリセルに4bitを記憶する多値記憶技術「QLC」を採用した、64層の3D NANDフラッシュ技術で1Tbitのシリコンダイを開発し、SSD製品に向けて量産を開始したことにも触れていた。ただし、本誌の既報(Micron、7mm厚2.5インチで容量7.68TBの“QLC NAND”採用SSD)に追加すべき情報はなかったようだ。