福田昭のセミコン業界最前線
微細化に頼らずに大容量化を進める次世代DRAM技術
2018年12月6日 14:46
DRAMの微細化が行き詰まっている。微細化を阻むのは、メモリセルの選択用トランジスタとセルキャパシタの両方だ。DRAMのメモリセルは、セル選択用トランジスタであるMOS FETと電荷蓄積用キャパシタで構成される。メモリセル面積をなるべく小さくするには、かつては微細化(加工寸法の縮小)が有力な手段だった。しかし2000年代以降は微細化に頼る割合が徐々に減少し、2010年代に入ってからは、微細化にはあまり頼れない状態が続いている。とくに2010年代半ばに微細加工の技術ノードが20nm世代に突入して以降は、微細化が小刻みにしか進んでいない。
このため、微細化(加工寸法の縮小)以外の技術的な工夫によってDRAMの記憶密度を高めることがごく普通になっている。そして技術的な工夫に対する要求がさらに強まる傾向にある。これらの事実が、国際学会IEDM(米国カリフォルニア州サンフランシスコで12月1日～5日に開催)で改めて突きつけられた。
微細化の行き詰まりを象徴したのはおもに2つの講演である。1つは12月2日のショートコース(技術講座)におけるSamsung Electronicsの講演であり、DRAMセル技術のトレンドを過去から最新状況まで俯瞰した。もう1つは12月3日にimecが発表したDRAMセルキャパシタの研究開発成果である(講演番号および論文番号は2.7)。1xnm世代のDRAMを想定したキャパシタ技術を開発するともに、キャパシタのトレンドを示した。
チャンネル長を確保しつつトランジスタを小さくする
DRAMセルのセル選択用トランジスタで加工寸法の縮小をおもに阻むのは、チャンネル長である。DRAMの性能(速度)を維持するためには、セル選択トランジスタのゲート(ワード線)に加える電圧をなるべく下げないでおきたい。たとえば現在でも、ゲートには約3Vと最先端ロジックに比べると大幅に高い電圧を印加している。
このため、ゲート長(シリコン表面と平行な方向:横方向の寸法)を短くしても、チャンネルは短くできない。そこでゲートを埋め込んでチャンネルの形状を直線から曲線に変え、チャンネル長を確保する手法(埋め込みチャンネル)が採用されてきた。このプレーナー型トランジスタから埋め込みチャンネル型トランジスタへの構造変化は、2000年代に起こり、以降は埋め込みチャンネルの構造を改良することで延命が図られてきた。
セル選択トランジスタにおけるもう1つの大きな工夫は、オフ状態における負電圧の印加である。トランジスタをオフにするためには通常、ゲートに印加する電圧はゼロ電圧である。ただし微細化によってトランジスタのしきい電圧が下がってくると、ゼロ電圧でもリーク電流(オフ電流)が無視できなくなる。そこでオフ状態ではゲートに負の電圧を印加することで、オフ電流を小さく抑え込む。
セルアレイのレイアウトを変更してセル面積を縮小
DRAMメモリセルの高密度化に大きく貢献した工夫に、レイアウトの変更がある。半導体メモリの研究開発では、メモリセルの大きさを示す指標として「F2(Fの2乗)」が良く使われる。微細加工の技術ノード(設計ルール)を示す寸法「F(Feature sizeの略称)」に対して、Fの2乗の何倍の大きさ(面積)でメモリセルを実現できるかを示すものだ。
F2に対する比率(倍数)が小さければ、同じ微細加工寸法(設計ルール)でも、メモリセルが小さくなる。DRAMではおおよそ90nm世代までは、F2に対する倍数が「8」のメモリセルを採用してきた。「8F2」と表記する。
それが65nm世代以降のDRAMでは、メモリセルのレイアウトを変更することで、F2に対する倍数を「6」に縮小するようになってきた。単純計算では、同じ加工寸法でもメモリセルの密度が1.33倍に向上する。
もう少し説明すると、「8F2」世代ではレイアウトに「折り返しビット線(フォールデッドビット線)」と呼ぶ、センスアンプからペアとなるビット線(BLと/BL)を平行に配置するアーキテクチャが採用されてきた。このアーキテクチャには、ビット線ペアで雑音がキャンセルされるという強みがあった。レイアウトの効率よりも、雑音耐性を重視したレイアウトだと言える。
しかし65nm世代以降になると、雑音耐性よりも密度の向上を重視したレイアウト「オープンビット線」が採用されるようになった。オープンビット線ではセンスアンプの左右にビット線を張り出す。メモリセルをより効率的に詰められるようになり、結果としてF2の倍数は「6」に減少した。現在でもDRAMセルのレイアウトはこの「6F2」が主流である。
次世代DRAMはクロスポイント構造で密度を1.5倍に向上
さらに次の手段として考案されているのが、セルトランジスタの構造を変えることである。チャンネルを垂直方向とするセルトランジスタの導入によって、セルトランジスタとセルキャパシタをほぼ完全に重ねてレイアウトしまう。これまでセルキャパシタは、セルトランジスタの拡散層と接続する関係から、セルトランジスタに対してずらしてレイアウトされていた。このことは埋め込みチャンネル構造のセルトランジスタでも変わらなかった。ずらした分だけ、メモリセルの面積が増えていたとも言える。
ところがチャンネルを垂直方向にレイアウトすると、トランジスタとキャパシタをほぼ完全に重ねられる。原理的にはワード線とビット線の交差点にキャパシタを配置可能になる。つまりクロスポイント構造である。すると、前述のF2の倍数が「4」に縮まる。つまり原理的には「4F2」のメモリセル面積となり、メモリセルアレイの密度が1.5倍に向上する。極端に言ってしまうと、これだけで16GbitのDRAMが24GbitのDRAMになる。この違いは大きい。
もちろん課題はある。ボディが電気的には浮遊状態(不安定)になること、隣接するワード線の結合が強まること、隣接するビット線の結合が強まること、といった問題が懸念される。
キャパシタの静電容量が徐々に低下
ここまではおもにセルトランジスタとセルレイアウトについて記述してきた。忘れてはいけないのが、セルキャパシタである。
セルキャパシタは、信号電荷を蓄積するという重要な役割を担う。基本性能は2つ。静電容量とリーク電流である。静電容量はなるべく大きくしたい。信号対雑音比を稼ぐためだ。リーク電流には最大の許容値がある。許容値を超えるとデータを維持する時間が短くなり、製品仕様におけるリフレッシュ周期が短くなってしまう。言い換えると、待機時の消費電力が増加する。
静電容量は、キャパシタ絶縁膜の比誘電率とキャパシタ電極の面積に比例し、絶縁膜の膜厚に反比例する。微細化によって設計ルールを縮小すると、キャパシタ電極の面積が減少する。すなわち静電容量が低下する。静電容量の低下を防ぐため、おもに2つの手段が採用されてきた。
1つは絶縁膜の材料を、比誘電率の高い材料(高誘電率材料)に変更することである。設計ルールが200nmを切ってからは、絶縁膜の材料は比誘電率のより高い材料へと、何度も変更されてきた。現行世代のDRAMキャパシタで良く知られている絶縁膜は「ZAZ」と呼ぶ、酸化ジルコニウム(ZrO2)とアルミナ(Al2O3)、酸化ジルコニウム(ZrO2)の3層膜である。
もう1つはキャパシタ電極の形状を垂直に伸ばしたり、キャパシタ電極の表面を曲線に変更したりすることで、電極の面積を稼ぐことである。キャパシタ電極の形状はシリンダーあるいはコップのようになり、なおかつどんどん高く(長く)なってきた。
にも関わらず実際には2012年を境に、以降はキャパシタの静電容量がかなり急激に低下した。それまでも静電容量は下がっていたものの、その傾向は比較的緩やかだった。しかし、新たな高誘電率材料が見つからなくなったことと、キャパシタ電極の高さを上げる割合が鈍ってきたことが、静電容量を急速に下げる結果となっている。
高誘電率材料のキャパシタで1x世代のDRAMに対応
キャパシタ電極の形状にはおもに、シリンダー(カップ)型とピラー(円柱)型がある。同じ高さで電極の面積を大きく確保できるのはシリンダー型なのだが、形状が複雑であるために絶縁膜の品質に対する要求が高いことを弱点として抱える。絶縁膜のリーク電流が問題となりやすい。
これに対してピラー型は形状は単純になるものの、アスペクト比を高くしなければならず、エッチングや成膜などの点で課題がある。そこでたとえば、ピラーの形成を2段階に分けることによってアスペクト比の問題を緩和することが考案されてきた。
今回のIEDMでは、ピラー型セルキャパシタのアスペクト比を緩和する技術としてimecが、従来よりも比誘電率の高い、新たな高誘電材料によるセルキャパシタを提案してきた。材料はチタン酸ストロンチム(SrTiO3)絶縁材料とルテニウム(Ru)電極の組み合わせである。
この組み合わせによって金属/絶縁膜/金属(MIM)キャパシタを試作したところ、チタン酸ストロンチウムの膜厚が11nmのときに、118と極めて高い比誘電率を得ることができた。酸化膜換算の膜厚は0.4nmである。リーク電流は0.1μA/平方cmとかなり低い。
imecはさらに、DRAMの技術ノードとセルキャパシタのロードマップを示した。18nm世代はシリンダー(カップ)型のキャパシタを使う。16nm世代ではシリンダー型とピラー型の両方を載せた。同じ静電容量に対してピラー型は加工寸法が短くなり、アスペクト比が高くなる。14nm世代と12nm世代では、ピラー型のキャパシタで静電容量の低下をなるべく抑える。ただし、全体としては静電容量の低下は避けられないようだ。18nm世代では10fFであるのに対し、16nm世代では8fF、14/12nm世代では6fFというシナリオになっている。
記憶容量の拡大幅が「2倍」から「1.5倍」に縮まる可能性
DRAM大手ベンダーによる技術ノードは、1Xnm世代が量産中であり、1Ynm世代が量産立ち上げ中、1Z世代が開発中という状況にある。具体的には、1Xnm世代とは18nm世代、1Ynm世代は17nm世代、1Znm世代とは16nm世代のことだと見られる。世代ごとの刻みは、わずか1nmしかない。
1Znm世代の後は「1アルファ(α)nm世代」、その次が「1ベータ(β)nm世代」というのが現在の名称である。1Znm世代までの刻みがそのまま続くと仮定すると、「1β世代」とは14nm世代だということになる。4世代で4nmしか進まないというのは、かつてのDRAM開発では考えられなかったことだ。
これらの事実から理解できるのは、DRAMのシリコンダイ当たりの大幅な大容量化を成立させる主要な手段は、微細化以外の技術的な工夫によるものだ、ということだろう。その手段がバーチカル構造のトランジスタや比誘電率が111の超高誘電率絶縁膜を使ったキャパシタとなるのかどうかはわからないものの、要素技術がすでに存在しているという事実が重要だ。それらの要素技術を製品レベルにまで高められれば、DRAMの大容量化を継続できるからだ。
可能性が少なくないのは、記憶容量の拡大幅が今後は細かくなっていくというシナリオだ。1990年代までは世代ごとに4倍だった記憶容量の拡大幅は、2000年代以降は世代ごとに2倍になっている。1Gbitの次は2Gbit、その次は4Gbitとなり、次に8Gbit、そして16Gbitと記憶容量が拡大してきた。
16Gbitからは、2倍とは限らない。16Gbitの次は32Gbitではなく、24Gbitとなる可能性がある。DRAMシリコンダイの面積はおよそ60平方mm以下というのが1つの目安(製造コストでは2ドル以下という意味)になっているので、この制限を維持するという前提だと、記憶容量の大幅な拡大は望みづらい。しばらくはこのようなことに留意しつつ、行方を見守っていきたい。