CMOS周辺回路をメモリセルアレイの下に配置するレイアウト変更(左)とその結果(右)。2プレーンから4プレーンに単純変更した場合には15%のシリコン面積拡大となっていたのが、わずか1%の増加で済む。東芝メモリ(現在のキオクシア)とWestern Digitalが共同で2019年に国際学会ISSCCで公表した講演スライドから(講演番号13-5)
