福田昭のセミコン業界最前線
3D NANDフラッシュの技術開発を先導し始めた東芝-WD連合
2019年3月18日 11:00
Samsungが先導してきた3D NANDフラッシュの開発競争
3D NANDフラッシュメモリの技術開発を最近まで先導してきたのは、フラッシュメモリ最大手ベンダーのSamsung Electronics(以降は「Samsung」と表記)である。半導体チップの技術開発成果を披露する国際学会「ISSCC」における最近までの発表を見ると、Samsungは3D NANDフラッシュメモリの技術開発で突出した地位を占めてきたことがわかる。
少しだけ、過去のISSCCにおけるSamsungの発表を振り返ってみよう。5年前の2014年におけるISSCC(ISSCC 2014)から同社は毎年、ISSCCで3D NANDフラッシュメモリの開発成果を披露してきた。ISSCC 2014でSamsungは、ワード線の積層数で24層、シリコンダイ当たりの記憶容量が128Gbitの3D NANDチップを発表した。多値記憶技術は2bit/セル(MLC)方式である。これがたぶん、世界で初めての公式な3D NANDチップだと思われる。
翌年のISSCC 2015でSamsungは、シリコンダイ当たりの記憶容量は128Gbitと変わらないものの、ワード線の積層数を32層と増やすとともに、多値記憶に3bit/セル(TLC)方式を導入することで、シリコン面積を大幅に縮めた3D NANDチップを発表した。このチップが、初めての本格的な3D NANDフラッシュメモリだと位置付けられる。
続く2016年に開催されたISSCC 2016でSamsungは、シリコンダイ当たりの記憶容量を256Gbitと2倍に拡大した3D NANDチップを発表した。ワード線の積層数を48層とさらに増やすことで、記憶密度を高めたチップである。この時点で、フラッシュメモリの2番手ベンダーである東芝メモリ-Western Digital連合(以降は「東芝-WD連合」と表記)は、3D NANDチップをISSCCではまだ発表していない。3D NANDチップの技術発表は、Samsungの独壇場となっていた。
Samsungと東芝-WD連合が拮抗した2017年のISSCC発表
東芝-WD連合が3D NANDチップの開発成果をISSCCで初めて発表したのは、翌年の2017年である。この年、すなわち一昨年のISSCC 2017で同連合は、シリコンダイ当たりの記憶容量が512Gbitと大きな3D NANDフラッシュメモリ技術を発表した。奇しくもSamsungも、同じくシリコンダイ当たりの記憶容量が512Gbitの3D NANDチップを同じISSCC 2017で発表した。両者の要素技術はワード線の積層数が64層、多値記憶技術がTLC方式で同じ。試作チップのシリコンダイ面積は東芝-WD連合が132平方mm、Samsungが128.5平方mmとこれもほぼ同じ大きさ。両者の発表内容は、技術的には拮抗していると言える状況だった(参考記事)。
そして昨年(2018年)のISSCC 2018になると、両陣営の発表は方向性が分かれた。Samsungはワード線の積層数を64層で維持しつつ、多値記憶技術を4bit/セル(QLC)方式に変更することでシリコンダイ当たりの記憶容量を1Tbitに高めた、過去最大容量の3D NANDチップを発表した。これに対して東芝-WD連合は、ワード線の積層数を96層と1.5倍に増やした過去最大密度の3D NANDチップを開発してみせた。Samsungが「過去最大容量」、東芝-WD連合が「過去最大密度」でそれぞれ、トップクラスの技術を見せつけたことになる(参考記事)。
東芝-WD連合が一段と進化した2種類の3D NANDチップを開発
ところが今年(2019年)のISSCC 2019は、いささか様相が異なっていた。東芝-WD連合が大幅に進化した2種類の3D NANDチップを披露したのに対し、Samsungは過去と比べて技術的な進化がそれほど大きいとは言いづらいチップを発表してきたのだ。ISSCC 2019の発表を聴講する限りにおいては、東芝-WD連合の勢いが強く、Samsungの勢いは弱まっているように感じた。
具体的に見ていこう。東芝-WD連合はワード線の積層数を前年と同じ96層のままで、多値記憶技術を4bit/セル(QLC)方式に変更することでシリコンダイ当たりの記憶容量を1.33Tbitと過去最大容量に拡大した3D NANDチップを共同開発した(講演番号13.1)。さらに同連合は、ワード線の積層数を128層と過去最大層数に増やすとともに周辺回路をメモリセルアレイと積層することでシリコン面積を節約した3D NANDチップを発表した(講演番号13.5)。このチップは、TLC方式としては過去最高の記憶密度を達成した。いずれも昨年に比べると、かなりの技術的な進歩がうかがえるチップだ。
対するSamsungは、ワード線の積層数を110層～120層に増やした3D NANDチップを発表した(講演番号13.4)。ただし記憶容量と記憶密度は、いずれも過去のISSCCにおける発表を超えていない。東芝-WD連合に比べると、明らかに見劣りする発表内容だった。
96層とQLC方式の組み合わせで1.33Tbit/ダイの超大容量メモリを開発
ここからは、個別の発表概要をご報告していこう。まずは東芝-WD連合が共同開発した過去最大容量の3D NANDチップである(講演番号13.1)。シリコンダイ当たりの記憶容量は1.33Tbitときわめて大きい。シリコンダイ面積は158.4平方mm、記憶密度は8.5Gbit/平方mmである。ワード線の積層数は96層と多い。
東芝-WD連合が昨年のISSCCで発表したワード線の積層数が96層の3D NANDチップは、記憶容量が512Gbit、記憶密度が5.95Gbit/平方mmだった。今回のチップは記憶容量が2.67倍に、記憶密度が1.43倍に向上している。
昨年の96層チップと今年の96層チップの大きな違いは、多値記憶方式にある。昨年の96層チップはTLC方式であったのに対し、今年の96層チップはQLC方式を採用した。単純計算ではTLC方式からQLC方式に変更するだけで、メモリセルアレイの記憶密度は1.33倍になる。実際の記憶密度はシリコンダイ全体で1.43倍なので、QLC方式への変更以外にも、記憶密度を高める工夫があったと見られる。
講演では、開発したチップの書き込み方式(プログラム方式)に関する改良点を述べていた。QLC方式だと、15通りと数多くのしきい電圧をセルトランジスタに書き込まなければならない。そこで通常は、プログラム動作を複数の段階に分ける。例えば15通りのしきい電圧を粗く書き込み、書き込んだしきい電圧を検証して次に細かく修正して書き込む。2段階の書き込みであり、それなりの時間がかかる。
そこで今回のチップでは、2段階の書き込みの中で最初の書き込みを7通りのしきい電圧とし、次に16通りのしきい電圧を書き込む方式とした。最初の書き込みと検証における時間が短くなる。全体としてはプログラム時間を18%ほど、短縮できたとする。
また多値記憶方式ではQLC方式だけでなく、TLC方式とSLC(1bit/セル)方式をコマンドで選択できるようにした。ブロックごとに、QLC方式とTLC方式、SLC方式のどれかを選べる。QLC方式は読み出しと書き込みに時間がかかるので、SSDなどのフラッシュストレージ応用ではTLC方式に比べて性能が大幅に低くなってしまう。そこでTLC方式あるいはSLC方式のブロックを用意することで、SSDにおける性能の劣化を防いだり、性能を高めたりできるようにした。
128層の超高層チップ、TLC方式では過去最高の記憶密度
次に紹介するのは、東芝-WD連合が共同開発した、ワード線の積層数を128層と過去最大に高層化した3D NANDチップだ(講演番号13.5)。シリコンダイ当たりの記憶容量は512Gbitである。多値記憶技術はTLC方式。記憶密度は7.8Gbit/平方mmで、TLC方式としては過去最高の記憶密度を実現した。シリコンダイ面積は66平方mmとかなり小さい。
開発したチップは高い記憶密度のほかに、高い書き込みスループットという大きな特長を備える。東芝-WD連合が前年のISSCC 2018で発表した96層のTLC方式512Gbitチップでは、書き込みスループットが57MB/sだった。これに対して今回の512Gbitチップでは、書き込みスループットが2倍強の132MB/sに達している。
書き込みスループットを向上させるために、今回のチップではメモリセルアレイを4つのプレーン(サブアレイ)に分割した。従来、3D NANDチップではメモリセルアレイを2つのプレーンに分割することが多かった。東芝-WD連合が前年に発表した96層の512Gbitチップも、メモリセルアレイを2つのプレーンに分割していた。
プレーンの数を2つから4つに増やすと、ワード線とビット線が大幅に短くなる。配線抵抗と配線容量が減少し、動作速度が向上する。ただし、周辺回路のシリコン面積が増加するので、シリコンダイ面積が大きくなってしまう。講演では、プレーンの数を2つから4つに増やすことで、シリコンダイ面積は15%ほど増加すると述べていた。
この問題を緩和するために採用したのが、メモリセルアレイの直下に周辺回路を配置する「CuA(Circuit under Array)」技術である。同様の技術はIntel-Micron Technology連合が3D NANDフラッシュ製品に採用していることが知られているが、技術の詳細はあまり明らかになっていない。技術内容を詳しく説明したのは、今回の発表が初めてだと思われる。
メモリセルアレイの直下に配置した周辺回路は、カラム回路(センスアンプなど)およびビット線スイッチ、ワード線接続とワード線スイッチ、信号線と電源線などである。入出力回路を除くと、大半の周辺回路をメモリセルアレイの直下にレイアウトしたことになる。その結果、プレーン数を4つに増やしたにも関わらず、シリコンダイ面積の拡大をわずか1%に抑えることができた。さらに、周辺回路のMOSトランジスタにおけるコンタクトの寄生容量が大幅に減少したことで、周辺回路の動作速度が向上した。このことも書き込みスループットの向上に貢献している。
「第6世代」の3D NAND試作チップをSamsungは披露
最後に紹介するのは、Samsungが「第6世代(名称は「V6」)」の3D NANDフラッシュ技術で開発したと称するチップである(講演番号13.4)。記憶容量は512Gbit、多値記憶技術はTLC方式、シリコンダイ面積は101.58平方mm、記憶密度は5.04Gbit/平方mmとなっている。
ワード線の積層数は、2つの数字が出てきた。発表論文には「120層以上」と記述してある。しかし講演直後の質疑応答では、「110層」と発表者は回答していた。発表全体としては開発途上のチップであり、製品版のチップではないとの印象を受けた。例えばワード線の積層数が100層超と多いにもかかわらず、前年に東芝-WD連合がISSCC 2018で発表した同じ記憶容量(512Gbit)で96層の3D NANDチップよりも、シリコンダイ面積が大きいのだ。シリコンダイ写真を見ると周辺回路のシリコン面積が、3D NANDチップとしては異様に大きいことが分かる。開発に必要な評価用回路を組み込んでいるため、周辺回路が大きくなっていることが伺える。
Samsungの講演で興味深かったのは、ワード線の積層数を増やすことによってセルトランジスタの特性のばらつきが大きくなるという課題に関する部分だ。100層を超えるようなワード線を貫通する孔(メモリホール)を形成すると、孔の直径が底部では小さく、開口部では大きくなってしまう。このため、メモリホール(実際にはチャンネル)を共有するセルトランジスタ間で、しきい電圧のばらつきが生じる。
通常の消去動作とプログラム動作では、セルトランジスタ間でしきい電圧が一定になるように電圧を印加する。するとセルトランジスタの特性ばらつきにより、動作が完了するまでの時間がばらつく。そこで逆に、メモリホールの底部から開口部に向かって、セルトランジスタの特性ばらつきの傾向に合うように、消去およびプログラムのしきい電圧をずらす。こうすると、動作が完了するまでの時間が短くなる。さらに、セルトランジスタの劣化の傾向がそろうので、長期信頼性のばらつきも減少する。
SamsungのNANDフラッシュメモリ開発に対する姿勢の変化は、昨年の8月に開催されたフラッシュメモリ業界のイベント「Flash Memory Summmit(FMS)」で最初に顕れた。前年の2017年まで、SamsungはFMSでキーノート講演を実施するとともに、FMSの展示会では最大級のブースを構えることが通例となっていた。ところが昨年のFMSではSamsungによるキーノート講演がなく、展示会にはブースが出展されなかった。このことは、業界関係者をかなり驚かせた。
ISSCC 2019におけるSamsungの発表は、昨年のFMSにおける消極的な姿勢と通じるものがある。アグレッシブさを強める東芝-WD連合の発表に比べ、Samsungの発表は腰が引けているように見える。そのことが何を意味するのか。しばらくは注意して見守っていきたい。