福田昭のセミコン業界最前線
Western Digitalが明らかにする3D NANDフラッシュの「不都合な真実」
2023年8月28日 06:21
NANDフラッシュメモリとその応用製品に関する世界最大のイベント「フラッシュメモリサミット(FMS:Flash Memory Summit)」が2023年8月7日～10日に米国カリフォルニア州シリコンバレー地域の会議場「サンタクララコンベンションセンター(SCCC:Santa Clara Convention Center)」で開催された。
恒例の基調講演(全体講演)では本コラムの前々回で述べたように、キオクシア、SK hynix、Western Digital(以降はWDと表記)の3社が次世代の3D NANDフラッシュメモリを発表した。前々回はSK hynixの講演概要、前回はキオクシアの講演概要を紹介した。今回はWDの講演概要をご報告する。
半導体メモリ業界では良く知られているように、WDとキオクシアはNANDフラッシュメモリの共同開発と共同生産で連合を組んでいる。フラッシュメモリサミットでは両社が別々に基調講演を実施しており、講演内容はかなり違う。
2026年にNAND市場は1ZBを超え、1,000億ドルに拡大
今年(2023年)のFMS(FMS 2023)では、キオクシアとWDはいずれも最新世代の3D NANDフラッシュ「BiCS8」を基調講演で発表していた。キオクシアは講演の始めに「BiCS8」をアピールしていたのに対し、WDはNANDフラッシュメモリの市場から講演を始め、開発コストとパフォーマンスの関係を議論していた。
すでに良く知られているように、人類社会が生成するデータの量は年々、増加しつつある。2023年に生成されるデータ量は123ZB(ゼッタバイト:1ZBは10の21乗バイト)と推定される。もちろんストレージに蓄積されるのはその一部で、8ZBと予測される、とした。
NANDフラッシュメモリが2023年に出荷する記憶容量(総出荷記憶容量)は700EB(エクサバイト:1EBは10の18乗バイト)と推定される。そして2024年～2025年には約1,000EBすなわち1ZBに達すると予測される。また市場規模(金額)は2017年～2023年まで500億ドル前後で推移していたものの、2024年～2026年に大きく伸びて2026年には1,000億ドル近くに達するとみる。
半導体メモリメーカーにとって望ましいビジネスサイクルとは
次に、半導体メモリメーカーのビジネスサイクルをWDは説明した。新しい要素技術の開発によってメモリの製造コストが下がり、記憶容量が拡大する。この新製品を市場に投入することで平均販売価格(ASP)が低下する。ASPの低下によって新たな市場(需要)が生まれ、メモリの売り上げが伸びる。そして売り上げの一部を、開発や量産などの投資に充てる。
実際に2007年から2022年までの間で、NANDフラッシュメモリの平均販売価格(P)と出荷記憶容量(Q)がどのように変化してきたかを検証してみせた。出荷容量の変化率を価格の変化率で割った値(ε)を係数とする。価格の変化率はマイナスなので、係数(ε)はマイナスとなる。出荷容量(Q)は、平均価格(P)のべき乗(係数はε)に比例する。
このモデルを2007年から2022年までの平均販売価格(GB単価)と出荷容量(EB)に当てはめると、96.9%という高い精度で実際の値と一致した。この適切なバランスによってNANDフラッシュメモリ市場は健全な成長を維持してきたことが分かる。
このモデルから、価格の低下率と市場(顧客)が許容可能な成長率(ビット換算)の関係が明確になるとする。たとえば市場調査会社のGartnerは2023年～2026年の年平均ビット成長率を29%と予測している。29%の成長率を達成するには、価格を年間で最低でも17%下げなければならない。
2D NANDから3D NANDへの移行で製造コストの削減ペースが低下
NANDフラッシュメモリのシリコンダイを記憶密度と製造コストから見ていくと、プレーナー(2D)NANDフラッシュが微細化の限界に達した時期と、3D NANDフラッシュの実用化が始まった時期では、明らかな違いがみられる。WDは2D NANDフラッシュの最後の4世代と、3D NANDフラッシュの最初の4世代を年平均変化率(ビット換算の記憶密度と、ビット換算の製造コスト)で比較してみせた。
2D NANDフラッシュの記憶密度は世代ごとに27%伸び、製造コスト(ビット当たり)は世代ごとに24%低下した。3D NANDフラッシュの記憶密度は世代ごとに39%増と2D NANDよりも急激に向上したのに対し、製造コスト(ビット当たり)の低下は世代ごとに11%減と2D NANDよりも緩やかになっている。
このような違いが生じる大きな理由は、2D NANDは微細化によって縮小した寸法の「2乗で」シリコン面積が小さくなるのに対し、3D NANDは主にワード線積層数(メモリセル積層数)に「比例して」記憶容量(ビット数)が増加するからだ。
言い換えると、2D NANDは元の加工寸法を1.00として次世代の加工寸法を0.80に縮小すると、シリコンダイ面積は0.8の2乗で0.64に縮まる。記憶密度では「1/0.64=1.56」倍になる。この時重要なのは、製造プロセスのステップ数が、ほとんど変わらないことだ。仮に同じ前工程ラインで次世代フラッシュを製造できれば、ビット換算の製造コストは0.64倍すなわち36%減となる。実際にはいくつかの製造装置(特に露光装置)を入れ換えるので、先述のように24%減にとどまるとみられる。
3D NANDフラッシュは、基本的には加工寸法を動かさずにメモリセル積層数の増加によって記憶密度を高める。たとえば32層から48層に移行すると、記憶密度は1.5倍になる。同じ前工程ラインで次世代フラッシュ(48層)を製造すると、メモリセルストリングス(メモリセルの垂直方向の連なり)の成膜ステップが1.5倍に増える。ステアケースと呼ばれる階段状のワード線取り出し領域を形成するステップも1.5倍に増加する。実際には製造プロセスの中でメモリホール形成のように原理的にはコスト増とはならない工程もあるので、全体のプロセスコストは1.5倍にはならないものの、増加することは避けられない。この結果、ビット換算の製造コストは11%減にとどまる。
「高層化」のコスト効率が低いという3D NANDフラッシュの皮肉
3D NANDフラッシュメモリの記憶密度を高める手法(スケーリング)は主に4つある。WDは基調講演で「多値化(ロジカルスケーリング)」、「高層化(バーチカルスケーリング)」、「微細化(ラテラルスケーリング)」、「アーキテクチャスケーリング」と呼んでいた。
これら4つの「スケーリング」で最もコスト効率が高いのが「微細化(ラテラルスケーリング」だ。具体的には、メモリホールのピッチを狭くしたり、メモリホールの配列を直交配列から千鳥配列に変更したり、メモリセルアレイのオーバーヘッドを減らしたりする。いずれも原理的には、製造コストが増えないので、効率は最も高い「1.00」となる。
次にコスト効率が高いのは「多値化(ロジカルスケーリング)」である。1個のメモリセルに通常は1bit(2種類のしきい電圧)の論理値(ロジックバリュー)を記憶させる。多値記憶では、2bit(4種類のしきい電圧)以上の論理値をさせることで、記憶密度を高める。見かけ上はプロセスコストが増えないという大きな利点がある。ただし記憶させるビット数を増やすと、記憶密度の向上率が低下するとともに、製造が難しくなる。WDの講演では平均的なコスト効率として「0.76」を挙げていた。
3番目は「高層化(バーチカルスケーリング)」である。先述のようにプロセスステップが増えるので、平均的なコスト効率は0.24とかなり低い。
残る「アーキテクチャスケーリング」は、周辺回路とメモリセルアレイを積層することでシリコン面積を節約し、記憶密度を高める。といっても積層する周辺回路の範囲は決まっている訳ではない。世代ごとの違い、メーカーごとの違いがある。このため、数値化が難しい。
ウェハ処理コストに占めるメモリセルアレイのコスト比率が上昇
上記のようなスケーリング手法とコスト効率(記憶密度の増加/コストの増加)の違いから、WDは「アーキテクチャスケーリング」と「微細化(ラテラルスケーリング)」を特に重視してNANDフラッシュの記憶密度を高めようとしている。このことを、世代ごとのウェハ処理コストに占める「CMOS周辺回路」プロセス、「アーキテクチャ」プロセス、「メモリセルアレイ」プロセスの比率の変化で示していた。
過去の第3世代(BiCS3)から第5世代(BiCS5)までは、高層化が記憶密度向上の主要な手段だった。ウェハ処理コストに占めるメモリセルアレイ工程の割合は、世代交代とともに上昇した。第5世代(BiCS5)までは、周辺回路とメモリセルアレイを同じシリコンダイに横に並べてレイアウトしていた。世代交代しても周辺回路のプロセスコストはあまり増えず、メモリセルアレイのコストが大きく増えた。
ところが現行世代である第6世代(BiCS6)は、高層化しているにも関わらず、メモリセルアレイ工程のコスト比率が低下した。代わりに、アーキテクチャに関連するコストの比率が大きく増えた。第6世代(BiCS6)は初めて、周辺回路とメモリセルアレイをモノリシックに積層した世代である。このアーキテクチャ変更に伴うプロセスコストがかなりの割合に上ることが分かる。
そして次世代の第8世代(BiCS8)では、CMOS周辺回路とメモリセルアレイを異なるウェハに作り込んで貼り合わせる工程によって積層した。アーキテクチャ関連プロセスの比率がさらに増加し、またわずかながらもメモリセルアレイの比率が増えた。
メモリセルアレイとCMOS周辺回路を異なるウェハに作り込む
メモリセルアレイとCMOS周辺回路をモノリシック積層するCUA技術は、CMOS周辺回路を形成してから、その上にメモリセルアレイを形成する。CMOS周辺回路とメモリセルアレイを異なるウェハに作り込んで貼り合わせるCBA(CMOS directly Bonded to Array)技術は、CUA技術と比べて以下のような利点を備える。
まず、CMOS周辺回路がメモリセルアレイ形成工程の熱処理にさらされないので、原理的に劣化が生じない。次に、CMOS周辺回路のプロセス条件とメモリセルアレイのプロセス条件を個別に最適化できる。プロセス条件の最適化によってCMOS周辺回路(特に入出力回路)とメモリセルアレイの動作速度を高められる。さらに、設計と製造の複雑度が下がる。そしてCMOS周辺回路の最小加工寸法をより短くできる。
ワード線1層当たりの記憶密度は12%、入出力速度は92%向上
次世代(第8世代(BiCS8))の3D NANDフラッシュメモリには、上記4種類のスケーリング技術がすべてつぎ込まれている。多値化は3bit/セル(TLC)技術、高層化は218層、アーキテクチャはCBA技術、微細化ではステアケース領域の縮小(ワード線(X)方向の寸法短縮)とダミーワード線の省略(ビット線(Y)方向の寸法短縮)である。
これらの工夫の結果、前世代(第6世代)に比べてワード線1層当たりの記憶密度は12%向上して86Mbit/平方mmに、プログラム(書き込み)のスループットは30%向上して260MB/sに、読み出し遅延時間(レイテンシ)は21%短縮されて34μsに、データ入出力速度は92%向上して4.6Gbpsになると推定した。CMOS周辺回路の動作速度向上が目立つ。
シリコンダイ面積は公表していない。1層当たりの記憶密度から1Tbit(1,024Gbit)の容量を前提に計算すると、シリコンダイ面積は約55平方mmになる。またシリコンダイ全体での記憶密度(計算値)は18.6Gbit/平方mmとかなり高い。