キオクシア、218層の第8世代3D NAND発表。“第7世代”は幻に？

展示会の会場風景。手前がSK hynix、その右奥がキオクシア、さらに奥がSamsungのブース。8月8日夕方に筆者が撮影

　NANDフラッシュメモリとその応用製品に関する世界最大のイベント「フラッシュメモリサミット(FMS:Flash Memory Summit)」が2023年8月7日に米国カリフォルニア州シリコンバレー地域の会議場「サンタクララコンベンションセンター(SCCC:Santa Clara Convention Center)」で始まった。メインイベントである講演会と展示会は8日から10日まで開催される。

　恒例の基調講演では本コラムの前回で述べたように、キオクシア、SK hynix、Western Digital(以降はWDと表記)の3社が次世代の3D NANDフラッシュメモリを発表した。前回はSK hynixの講演概要を紹介した。今回はキオクシアの講演概要をご報告する。

　キオクシアは始めに、第8世代(BiCS8世代)の3D NANDフラッシュメモリを発表した。既存世代(第6世代:BiCS6世代)のNANDフラッシュに比べ、記憶密度が50%、電力効率が30%、インターフェイス速度が60%向上するとアピールしていた。メモリセル(ワード線)の積層数は218層である。

第8世代(BiCS8世代)の3D NANDフラッシュメモリが備える性能(第6世代と比較した相対値)。キオクシアがキーノート講演で発表したスライドから

　続いて現在までの回路レイアウトの進化を示した。第5世代(BiCS5)ではメモリセルアレイとCMOS周辺回路をシリコンダイに並べてレイアウトするCNA(CMOS Next to Array)だった。ごく一般的なレイアウトである。BiCS6ではメモリセルアレイとCMOS周辺回路を積層するCUA(CMOS Under Array)を採用してシリコンダイの記憶密度を高めた。最近の世代はCUAあるいは類似の技術を採用していることが多い。

CMOS周辺回路とメモリセルアレイを別々のウェハに

　BiCS8では、メモリセルアレイとCMOS周辺回路を異なるウェハに形成してからウェハ同士を貼り合わせる「CBA(CMOS directly Bonded to Array)」技術を開発した。ワード線積層数の高層化によって記憶密度を35%高め、CBAの開発と採用によって記憶密度を15%高めた。その結果、記憶密度を第6世代に比べて50%向上させた。

BiCS5からBiCS8までのスケーリング(横軸がワード線積層数、縦軸がメモリホールの微細化)と回路レイアウトの変化。キオクシアがキーノート講演で発表したスライドから

　さらに細かな性能の違いもBiCS6との相対比較で説明していた。書き込み(プログラム)スループットは20%向上し、読み出し遅延時間(レイテンシ)は10%短くなり、書き込みと読み出しの消費電力はともに30%低下した。

BiCS6とBiCS8の主な性能(相対値)。キオクシアがキーノート講演で発表したスライドから

記憶容量は1Tbit、多値記憶にはTLC方式、記憶密度は17Gbit/平方mm

　キオクシアとWDは今年(2023年)3月30日に、BiCS8の3D NANDフラッシュ技術を開発したと報道機関向けにアナウンスしていた。このとき、シリコンダイの記憶容量が1Tbitであること、メモリセルの積層数は218層であること、CBA技術を開発したこと、メモリセルアレイは4つのプレーンに分割していること、などをすでに明らかにしている。

　同年6月には国際学会VLSIシンポジウムで、第8世代の3D NANDフラッシュの試作チップを公表した(論文番号C2-1)。メモリセルの積層数は210層以上、記憶容量は1Tbit、多値記憶方式はTLC(3bit/セル)方式、メモリセルアレイのプレーンは物理的には8分割で論理的には4分割、ページサイズは16KB(と誤り訂正ビット)、読み出しレイテンシは40μs、書き込みスループットは205MB/s、入出力速度は3.2Gbpsである。記憶密度は17Gbit/平方ミリを超えるとする。シリコンダイ面積とメモリセル面積は公表していない。またCBA技術について論文では触れていないものの、発表講演直後の質疑応答ではCBA技術を採用していることが確認された。

キオクシアとWDが2023年6月に国際学会VLSIシンポジウムで共同発表した3D NANDフラッシュメモリのシリコンダイ写真と概要(論文番号C2-1)。表組みの左は第8世代、中央は第6世代、右は第5世代の試作チップ概要。VLSIシンポジウムの発表論文から筆者が抜粋したもの

開発した第8世代1Tbitシリコンダイのレイアウト。キオクシアがキーノート講演で発表したスライドから

ウェハ貼り合わせによるコストと性能のトレードオフ

　CBA技術は、中国のYMTCが以前に開発した「Xtacking」技術と類似の要素技術だ。メモリセルアレイ形成時の高温アニール処理をCMOS周辺回路が受けないので、周辺回路の動作速度を高めやすい。またCMOS周辺回路とメモリセルアレイのビット線を接続するための領域を省けるので、記憶密度が上がる。

入出力速度の進化。第5世代では1.2Gbps、第6世代では2.0Gbps、第8世代では3.2Gbpsに高めた。キオクシアがキーノート講演で発表したスライドから

　ただし性能は向上するものの、ウェハ貼り合わせ工程によって製造コストは上昇する懸念がある。YMTC以外のNANDフラッシュ大手はこれまで採用してこなかった要素技術なので、今後の行方が注目される。

メモリ拡張インターフェイス「CXL」と高速フラッシュ「XL-FLASH」を組み合わせる

　キオクシアがキーノート講演で述べたもう1つの重要なテーマに、「拡張メモリインターフェイスとしてのCXL(Compute Express Link)」がある。従来、NANDフラッシュメモリは外部ストレージとしてメモリ階層ではHDDと同等に扱われていた。これがCXLの登場と普及によってDRAMと同等のメモリ階層に置ける可能性が強まった。

サーバーやデータセンターなどのメモリ/ストレージ階層。「CXLメモリ」(CXLを介して接続するメモリ)の登場によってNANDフラッシュがストレージ階層からメモリ階層にステップアップする。キオクシアがキーノート講演で発表したスライドから

　そこでキオクシアは、DRAMを含めたメモリの記憶容量を拡張する手法として、高速フラッシュ「XL-FLASH」のメモリモジュールをCXLインターフェイス経由でプロセッサと接続することを提案した。「XL-FLASH」は3D NANDフラッシュメモリの一種で、多値記憶ではなく、2値記憶(SLC(1bit/セル))方式を採用することによって読み書きを高速に実行する。

高価なDRAMを使わずに、比較的安価なCXLメモリによってメモリ容量を拡張する。書き込みの少なくない用途では「XL-FLASH」のCXLモジュール、読み出し主体の用途では標準的な3D NANDフラッシュのCXLモジュールによってメモリの記憶容量を拡大する。キオクシアがキーノート講演で発表したスライドから

　講演では、CXLのXL-FLASHをメモリ階層に導入することによってキャッシュ性能(スループット)が従来の5倍に高まるとのシミュレーション結果を示していた。

従来システム(DRAMとSSD)(上)と、CXLシステム(DRAM、CXLのXL-FLASH、SSD)(下)のキャッシュ性能(シミュレーション)。従来システムはメモリ不足により、エントリー数が増えるとスループットが急激に低下する。CXLシステムはメモリ容量が8GBと4倍に増えたことで、スループットが最大で5倍に向上する。キオクシアがキーノート講演で発表したスライドから

「第7世代(BiCS7)」の呼称が消えた謎

　キオクシア-WD連合は2023年の3月～8月にかけてBiCS8の3D NANDを発表してきた。ここで生じた最大の疑問は第6世代の次世代が「第7世代(BiCS7)」ではなく、第8世代となったことだ。ワード線積層数はBiCS6が17X層、BiCS8が218層なので、層数からは218層が「第7世代」でも不思議はない。むしろ当然に見える。

　ここで気になるのは、CUA技術ではなく、ウェハ貼り合わせ技術(CBA技術)を採用したことにある。そこで第7世代ではなく、世代を飛ばして「第8世代」と呼称したとも考えられる。カギとなるのは入出力速度だ。YMTCは2018年のFMSでXtacking技術(ウェハ貼り合わせ技術)のメリットの1つに周辺回路の高速化を挙げていた。この時、CUA技術による入出力速度の限界を1Gbpsとし、Xtacking技術だと入出力速度の限界を3GHz前後に伸ばせると、述べていた。

　奇しくもキオクシアの第8世代品は入出力速度が3.2Gbpsであり、YMTCの指摘と合致する。すると個人的な観測に過ぎないが、「幻の第7世代」は既存のCUA技術で21X層に高層化したチップだとの推定が成立する。もちろん本当のところは分からない。今後、謎が解けることを期待したい。