福田昭のセミコン業界最前線
DRAMの進化は容量か、それとも速度か。基本から振り返る
2023年10月23日 09:31
DRAMの製造技術世代が10nm世代(20nm未満の世代)に突入してから、すでに5年が経過した。この5年間に、DRAMの技術と製品の状況はかなりの変化を見せている。そこで、DRAMの製品と開発、技術の動向をまとめてアップデートしたい。とはいうものの、DRAMの位置付けは過去20年間に大きく変化してきた。始めは西暦2000年以降のDRAM技術を基本から振り返りたい。
微細化の牽引役はDRAMではなかった
半導体製造技術の開発では、西暦2000年以前は概ね、DRAMが微細化を牽引していたとされる。プロセス技術を引っ張る存在として「プロセスドライバ」とも呼ばれた。しかし2000年代に入ると、様相が変わってくる。NANDフラッシュメモリ(当時はプレーナ型メモリ)が製造技術の微細化を積極的に押し進めた。微細加工の牽引役はNANDフラッシュメモリに交代する。
半導体の研究開発コミュニティでもっとも良く知られている回路技術の国際学会ISSCC(毎年2月に米国サンフランシスコで開催)では、最新の開発成果(試作チップ)が披露される。2009年～2011年の技術ノード(最小加工寸法)は、DRAMが56nm～44nmであるに対し、NANDフラッシュメモリ(プレーナ型)は32nm～21nmと半分に近い。
微細化の先頭を突っ走ったNANDフラッシュメモリは、2015年前後には限界に達する。加工寸法の微細化を諦め、3次元積層への大転換を実行した。NANDフラッシュの微細化はほぼ止まり、2010年代後半からは再びDRAMが微細化を引っ張るようになる。
半導体ロジックでは「技術ノード名」が物理寸法と乖離
ただし、2000年以前のDRAMは半導体全体(半導体メモリと半導体ロジック)の微細化を牽引していたのに対し、2010年代後半～2020年代前半はDRAMが半導体ロジックの微細化を牽引しているとは言いにくくなった。理由は主に2つある。
1つは、半導体ロジックにおけるトランジスタの3次元化である。MOS FETがプレーナ構造から3次元構造のFinFETへと変化したため、それまで微細化の指標としていたゲート長(あるいはチャンネル長)が定義としての意味をなさなくなった。代わりに微細化の度合いを主に決めているのは、スタンダードセル(ロジックセルの最小単位)のゲートピッチと最小配線ピッチである(厳密には両者の積)。最先端ロジックの「技術ノード名」である「7nm」や「5nm」などの数値は単なるラベルとなり、現実(シリコンダイ)には存在していない。
もう1つは、半導体ロジックのデバイス・プロセス技術とDRAMのデバイス・プロセス技術が、大きくかけ離れてしまったことだ。半導体ロジックの製造プロセスは世代ごとに、トランジスタの要素技術を少しずつ、ときには大きく変えてきた。歪みシリコン、HKMG(高誘電率金属ゲート)、FinFET、COAG(Contact Over Active Gate)などである。多層配線では銅(Cu)配線と低誘電率の層間絶縁膜などを開発し、全面的に採用した。
DRAMの「技術ノード名」は実際の物理寸法を反映
DRAMの「技術ロード名」はロジックとは異なり、実際の寸法に近い。DRAMの技術ノード名は具体的な数値ではなく、記号で表現することが多い。30nm世代では「D3z」、20nm世代では「D2x」といった記号で技術ノードを表記する。
ただし、推定はそれほど難しくない。たとえばD2xは28nm前後、D2yは25nm前後、D2zは22nm前後と推定されている。技術ノードの記号に対応する数値はDRAMメーカーごとにわずかな違いはあるものの、大きなずれはない。
そして技術ノード名に相当する寸法は、メモリセルアレイのアクティブ領域(セル選択トランジスタの領域)に存在する。アクティブ領域は規則正しく並べてあり、並べた周期(ピッチ)の半分(ハーフピッチ)が技術ノード名を意味する。言い換えるとD1x世代(18nm世代、1Xnm世代とも呼ばれる)のDRAMシリコンダイは、セルトランジスタが約36nmピッチでレイアウトしてある。
半導体チップ解析サービス企業のTechInsightsが2018年12月に公表した推定値によると、DRAM大手3社のD1x世代(1Xnm世代、ハーフピッチ)における最小寸法はSamsung Electronicsが18nm、SK hynixが17.5nm、Micron Technologyが19nmとなっている。ほとんど違いがない。
DRAMチップの基本的なアーキテクチャ
ここからはDRAMチップの基本的な構成(アーキテクチャ)について説明しよう。DRAM製造プロセスでは、シリコンのウェハに数多くのDRAMチップを作り込む。シリコンウェハから切り出した1枚のDRAMチップは、メモリセルアレイ(通常は偶数のサブアレイで構成)領域と周辺回路(ペリフェラル)領域に分かれる。
DRAMの記憶領域であるメモリセルアレイは、論理的には2次元の行列(マトリクス)状となっている。将棋盤やオセロ盤などのように、複数の行と列から成るマトリクスの交点(マス目)がメモリセルであり、行の番号と列の番号がメモリセル(盤のマス目)を指定する番地(アドレス)となる。ここで行の番号は「行アドレス(Row Address)」と列の番号は「列アドレス(Column Address)」と呼ばれる。
メモリセルアレイ領域は「メモリセル」と「コア」に分かれる。メモリセルは信号を格納する領域で、1個のトランジスタ(MOS FET)と1個のキャパシタ(セルキャパシタ)で構成する。コアはメモリセルアレイから目的のメモリセルを選択してデータを読み出したり、書き込んだりする回路である。セルトランジスタのゲート(ワード線)を選択する「ワード線デコーダ」とソース(ビット線)を選択する「ビット線デコーダ」、データの読み出しと書き込みの信号増幅を担う「センスアンプ(S/A)」、各部の相互接続(配線)などを備える。
周辺回路(ペリフェラル)は、制御回路と入出力回路で構成される。制御回路は、外部から入力されたコマンドとアドレスに応じてDRAM内部の回路を動かす。入出力回路はデータの入力(書き込み)と出力(読み出し)を担う。
キャパシタに電荷を蓄積することで論理値を記憶
DRAMのメモリセルは、1個のトランジスタ(略語は「T」)と1個のキャパシタ(略語は「C」)で構成される。半導体メモリ技術のコミュニティでは「1T1Cセル」と呼ばれることが多い。トランジスタは選択スイッチの役割を果たす。「選択トランジスタ」とも呼ばれる。読み出しあるいは書き込みの動作では、ワード線デコーダとビット線デコーダで選んだワード線とビット線の交点に存在する「選択トランジスタ」がオン状態となる。
メモリセルのキャパシタ(機能的には電子部品のコンデンサと同じ)は、信号電荷を蓄積する。「セルキャパシタ」とも呼ばれる。キャパシタが一定以上の電荷を蓄積している場合、メモリセルの論理値は「高(あるいは1)」である。逆に一定未満の電荷だけを蓄積している場合は、メモリセルの論理値は「低(あるいは0)」となる。
DRAMメモリセルの基本動作とリフレッシュ
DRAMにデータを書き込む時は、デコーダによって指定したアドレスの選択トランジスタをオン状態に変更するとともに、外部からのデータを入力バッファで受け取り、それからセンスアンプによって電流に変換してセルキャパシタを充電する。
書き込んだデータ(電荷)は充電直後から、キャパシタの放電によって時間経過とともに失われていく。そこで定期的にデータを再度書き込む動作が必要となる。この動作を「リフレッシュ」と呼ぶ。2000年以前のDRAMでは、外付けのメモリコントローラが適切なタイミングでリフレッシュを実施していた。最近ではリフレッシュ操作を内部で自動化してある製品が多い。
データを読み出すときは、選択トランジスタをオン状態に変更し、セルキャパシタの電荷をビット線に電流として流す。ビット線の電流はセンスアンプ(S/A)で電圧として増幅される。電圧信号は出力バッファを通じて外部に送信される。
読み出し操作で留意すべきなのは、読み出しによってセルキャパシタの電荷が失われることだ。そこでセンスアンプは、読み出したデータを直ちに復旧して(新たに書き込んで)いる。
DRAM記憶容量の拡大ペースが急激に鈍化した2000年代
2000年以前、特に1970年代と1980年代はDRAMの記憶容量が急激に拡大した。半導体メモリ業界は「3年で4倍」と呼び、記憶容量を4倍に拡大した次世代DRAMを3年後に製品化することが半ば慣例となっていた。主流のユーザーはメインフレーム(1970年代)からワークステーション(1980年代)、パソコン(PC)(1990年代)と変わったものの、「3年で4倍」の開発速度をDRAMメーカーに期待する状況は同じだった。
ここではDRAMの開発状況を、国際学会ISSCC(毎年2月に開催)で発表されたシリコンダイの概要から見ていく。始めは最大記憶容量である。1990年代前半に、大容量化は「3年で4倍(1年で1.59倍)」をはるかに上回るペースで進んだ。1990年に16Mbitだったのが1995年には1Gbitと急拡大した。「5年で64倍(1年で2.3倍)」という凄まじいハイペースである。
ところが1995年以降は、記憶容量の拡大ペースが一気に鈍化する。1999年までずっと、最大容量は1Gbitを維持した。その後は256Mbitと512Mbit、1Gbit、2Gbit、4Gbitの間で行き来する。次世代となるはずの4Gbit世代になかなか移行しない。2014年と2016年に8Gbitのシリコンダイが発表されたことで、ようやく大容量化が1Gbit世代から1.5世代ほど進んだと明確に言える状態となった。実に「20年で8倍(1年で1.11倍)」という、DRAM開発の歴史では経験したことのない緩慢な容量拡大が続いた。
DRAM開発のパラダイムシフト(大転換)
1990年代後半から2010年代前半までの20年ほどの間、DRAM開発では何が起こっていたのだろうか。粗くまとめてしまうと、開発の方向が大きく変化したといえる。「パラダイムシフト」とでも呼べるような、大きな転換が起きていた。DRAM開発の方向性は大容量化ではなく、高速化へとシフトした。
高速化のため、動作タイミング制御にはクロック同期式を採用した。始めは従来のDRAM(クロックレスの非同期式DRAM)と区別するため、「シンクロナスDRAM(SDRAM)」と呼ばれた。現在では単にDRAMと記述すれば同期式を意味することが多い(あるいは同期式か非同期式かは意識していない)。厳密にはDDRやLPDDR、GDDRなどのDRAMは「SDRAM」と表記するのが正しいし、製品カタログや学会論文などでは「SDRAM」と表記していることがある。
SDRAMの次世代標準仕様は高速化を強く意識して作成された。始めのSDRAMはクロックと同じ速度でデータを入出力した。このときのクロック周波数は133MHzである。SDRAMの次世代品はクロックの2倍の速度でデータを入出力可能な仕様となった。これが「DDR(Double Data Rate) SDRAM」である。クロック周波数は200MHzに高まり、データの入出力速度はクロックの2倍、すなわち400MT/s/入出力ピンとなった(ここでT(transfer)は転送回数の意味。1回の転送で1bitを送受信するとbit/秒と等しい)。
DDR系列のSDRAMは、その後も世代ごとにデータの入出力速度を2倍にしていく。国際学会ISSCCで発表されたDDR系SDRAMのデータ転送速度は、2003年から2012年までの9年間で4.4倍に向上した。年率では1.18倍となる
グラフィックスDRAMもDDRを採用して高速化を積極的に進めた。これが「GDDR(Graphics DDR) SGRAM(Synchronous Graphics RAM)」である。GDDR系SGRAMの高速化は、急速に進んだ。国際学会ISSCCで発表されたGDDR系SGRAMのデータ転送速度は、2004年から2010年までの6年間で4.4倍に増加した。年率では1.28倍というハイペースだ。
そして携帯電話端末やスマートフォンなどの普及により、低消費電力版のSDRAMが開発されるようになった。始めは「モバイルDRAM」と呼称していたが、「LP(Low Power)DDR SDRAM」の名称で開発と標準化が進んだ。2009年に国際学会ISSCCでLPDDR系の試作シリコンダイが初めて公表されている。Hynix Semiconductor(当時)が開発した1Gbitチップで、データ転送速度は1.066Gbps/ピンである。2012年までにLPDDR系のデータ転送速度は1.5倍(年率1.14倍)に向上した。
クロック同期式設計の導入による高速化、用途別の製品開発、さらにはドメイン別の実装形態(パッケージングやモジュール)を考慮した標準規格の策定などが2000年代以降のDRAM開発戦略である。大容量化の主役は一部、NANDフラッシュメモリが担うことになった。2005年には学会発表(ISSCC)ベースだが、NANDフラッシュの記憶密度がDRAMの記憶密度を追い越した。「大容量はNANDフラッシュ、高速はDRAM」という役割分担が強まった時期だとも言える。