Intel、1GBの4次キャッシュ実用化を見込んだMRAM技術

Intelが開発している4次(L4)キャッシュ向けSTT-MRAMの目標仕様。IEDM 2019の発表論文(講演番号2.4)から

　IntelとIBMはそれぞれ、大規模マイクロプロセッサのキャッシュに応用することを想定したSTT-MRAM(スピン注入磁気メモリ)技術を開発し、その概要を2019年12月9日に国際学会「IEDM 2019(2019年国際電子デバイス会議)」で報告した。いずれも、3次(L3)キャッシュやL4キャッシュなどのラストレベルキャッシュ(LLC)に向けたSTT-MRAM技術である。

　STT-MRAMは、電源を切ってもデータが消えない(不揮発性)、高速の書き換えが可能、記憶密度が比較的高い(1個のトランジスタと1個の記憶素子でメモリセルを構成)、といった特徴を備える。LLCでは従来、SRAM技術あるいは埋め込みDRAM(eDRAM)技術を採用してきた。

　SRAM技術には記憶密度が低い(6個のトランジスタでメモリセルを構成)、待機時の消費電力が比較的大きい(リーク電流がかなりある)、eDRAM技術には待機時の消費電力が大きい(リフレッシュ電流が必要)といった弱点がある。STT-MRAM技術に置き換えることで、記憶容量当たりのシリコン面積を削減するとともに、待機時の消費電力を大幅に減らせる。

　Intelは、記憶容量が1GBと大きな4次キャッシュにSTT-MRAM技術を適用することを目指し、研究開発を進めている(講演番号2.4)。目標仕様は書き換え時間が20ns以下、読み出し時間が4ns以下、書き換えサイクル寿命が10の12乗サイクル以上、動作温度範囲はマイナス10℃～プラス110℃、データ保持時間は1秒(温度は110℃)、磁気トンネル接合(MTJ)の直径は55nm以下、などである。

　昨年(2018年)12月に同じく国際学会「IEDM 2018」でIntelは、同社の22nm世代低消費電力プロセス「22FFL(22nm Fin FET Low power)」と互換の埋め込みMRAM技術を発表した(Intelが22nm世代のロジックに埋め込むMRAMを開発参照)。

　この埋め込みMRAM技術は第2層金属配線(M2)と第4層金属配線(M4)の間に記憶素子であるMTJを形成している。トランジスタ技術に依存しないという利点があるものの、MTJとメモリセルはかなり大きくなってしまう。

　今年(2019年)に発表した4次キャッシュ向けのMRAM技術(以降は「キャッシュMRAM技術」と表記)では、MTJとメモリセルを小さくすることで、埋め込みMRAM技術(以降は「eMRAM技術」と表記)に比べて記憶密度を大幅に向上させている。

　MTJの直径はeMRAMが70nm～80nmであったのに対し、キャッシュMRAMでは55nm以下と短くした。メモリセルの面積はeMRAMが0.0486平方μm(製造技術は22nm世代)であったのに対し、キャッシュMRAMでは0.015平方μm以下と3分の1以下に小さくなる(製造技術とメモリセル構造は不明)。

MRAMの適用領域をeDRAM(LLC)の領域に拡大。書き込み時間を大幅に短くするとともに、書き換えサイクル寿命を高める。IntelがIEDM 2019のショートコースで発表したスライドから

磁気トンネル接合(MTJ)の直径の違い。右側はeMRAM(埋め込みMRAM)向け、左側はL4キャッシュ向け。L4キャッシュ向けでは直径を短くすることで記憶密度を高めるとともに、書き込み電流を減らす。写真はMTJの断面を透過型電子顕微鏡(TEM)で観察した画像。IEDM 2019の実行委員会が報道機関向けに配布した資料から

メモリセル面積の比較。左は10nm世代のFinFET技術によるSRAMセル。中央は22nm世代のFinFET技術による埋め込みMRAMセル、右はFinFET技術向けのL4キャッシュ向けMRAMセル(製造技術世代は不明)。IntelがIEDM 2019のショートコースで発表したスライドから

Intelは2MBのマクロを試作、10乗回の書き換えサイクル寿命を105℃で確認

　Intelは今回、1GBキャッシュの基本的なメモリサブアレイとなる、記憶容量が2MB(16Mbit)のマクロを試作してみせた。ランダム書き込みにおけるビット誤り率(BER)は10のマイナス10乗(電源電圧1.1V、温度80℃)～10のマイナス6乗(電源電圧1.0V、温度マイナス10℃)である。誤り訂正回路(ECC)によって不良ビットを訂正可能な水準にある。

　書き換えサイクル寿命は、BERが10のマイナス6乗、パルス幅が20ns、温度が105℃、電源電圧1.1Vの条件で1.1✕10の10乗サイクル、電源電圧1.15Vの条件で10の9乗サイクルに達した。電源電圧を1.0Vに下げると、書き換えサイクルを10の12乗に延ばせるとの見通しを得ている。

2MBのマクロに対してランダム書き込みを実施したときのビット誤り率(BER)と温度、電源電圧の関係。IEDM 2019の発表論文(講演番号2.4)から

2MBのマクロの書き換えサイクル数とビット誤り率(BER)、電源電圧の関係。書き込みパルスの幅は20ns。IEDM 2019の発表論文(講演番号2.4)から

IBMは4KBのマクロで2nsの高速書き換えを達成

　IBMは、LLC向けに4KビットのSTT-MRAMを試作し、2nsときわめて短い時間で書き換えを実行してみせた(講演番号2.6)。MTJの直径は49nmとかなり小さい。トランジスタ回路の製造技術は不明である。254個のメモリセルを選択したところ、すべてのメモリセルで2nsの書き換えと10のマイナス6乗以下の書き込みビット誤り率(WER)を確認した。

試作したSTT-MRAMのメモリセル(左)と磁気トンネル接合(右)の断面を透過型電子顕微鏡(TEM)で観察した画像。磁気トンネル接合(MTJ)の直径は35nmと短い。IEDM 2019の発表論文(講演番号2.6)から

　書き込みパルス時間を3nsに延ばすと、動作はより安定になる。MTJの直径が43nmのMRAMでは、256個のメモリセルを選択したところ、すべてのメモリセルで3nsの書き換えと10のマイナス6乗以下の書き込みビット誤り率(WER)を確認した。また1個のメモリセルでは、書き込みビット誤り率を10のマイナス11乗以下ときわめて低くできた。書き込み電流は約160μAとかなり大きい。

MTJの直径が43nmのメモリセルでパルス時間3nsの書き込みを実施したときの書き込み誤り率(WER)と書き込み電圧の関係。書き込み電圧が0.8V前後のときに、10のマイナス11乗以下と低い誤り率を達成できている。なお10の11乗回の書き込みを繰り返した段階でも不良がまったく発生しなかったので、テストはこの時点で中止された。IEDM 2019の発表論文(講演番号2.6)から

　STT-MRAMには、書き込み動作を高速化すると、書き込み電流が急激に増加するという弱点がある。この弱点のために、MRAMキャッシュは消費電力がSRAMキャッシュに比べて増えてしまう恐れが少なくない。IBMが発表した160μAという書き込み電流は、実用的には大きすぎるように見える。さらなる改良が必要だろう。