Meteor Lakeのシリコンを創るIntelの次世代技術「Intel 4」

Intelのプロセス技術開発ロードマップ。現行の「Intel 7」から4世代先の「Intel 18A」までの5つの技術世代を4年間で開発していくという、かなり積極的なロードマップである。Intelが2022年2月17日に開催した「Intel Investor Meeting 2022」の講演スライドから

　Intelは2023年に次期クライアントPC向けプロセッサ「Meteor Lake(メテオレイク：開発コード名)」を出荷する予定である。Meteor LakeプロセッサはシングルダイのSoC(Sytem on a Chip)ではなく、複数のシリコンダイ(ミニダイ)を同一の基板に集積するチップレット構成を採用する。その中核となるCPUダイの製造には、Intelが開発中の次世代プロセス技術「Intel 4」を使う予定だ。「Intel 4」は、量産世代では最新のプロセス技術「Intel 7」の後継世代に位置付けられる。

　なお、Intelが過去に10nm世代(競合他社の7nm世代に相当)と呼称してきた製造技術の改良版が「Intel 7」、7nm世代(競合他社の5/4nm世代に相当)と呼称してきた製造技術の改良版が「Intel 4」である。本稿では世代の呼称(Xnm)を競合他社とそろえた。4nm世代とは「Intel 4」であり、競合他社が5nm世代～4nm世代と呼称する製造技術とおおむね等しい。以下は上記の定義に従って記述するので、注意されたい。

　2022年6月に米国ハワイ州ホノルルで開催された半導体のプロセス・デバイス・回路・サブシステム技術に関する国際学会「VLSIシンポジウム」でIntelは、「Intel 4」の概要を明らかにするとともに、「Intel 4」によって製造した回路の事例を報告した。そこで本稿では「VLSIシンポジウム」で発表された内容から、「Intel 4」の技術概要を解説するとともに応用回路の事例(SRAMセル)を解説する。

Intelが国際学会「VLSIシンポジウム」で発表した「Intel 4」関連の講演一覧。同シンポジウムの講演スライドと論文集からまとめたもの

チップレット構成を採用した「Meteor Lake」

　すでに述べたように「Meteor Lake」では、シングルダイである現行世代の「第12世代Coreプロセッサ(開発コード名：Alder Lake)」と異なり、複数のミニダイ(Intelは「タイル(Tile)」と呼称)によるチップレット構成を採用する。具体的にはCPUタイル(Computeタイル)、GPUタイル(GFXタイル)、SoCタイル、IOタイルの4つのタイルがあり、同一の中間基板(インターポーザ)に搭載される。

「Meteor Lake」のチップレット構成。複数の「タイル(Tile)」と呼ぶミニダイによってプロセッサを構成する。Intelが2022年2月17日に開催した「Intel Investor Meeting 2022」の講演スライドから

　「Meteor Lake」プロセッサを構成するタイル群の中で、「Intel 4」で製造するのはCPUタイル(Computeタイル)であることが分かっている。GPUタイル(GFXタイル)はIntelではなく、ファウンダリ(TSMCと思われる)が「N3」と呼ぶプロセスで製造する。SoCタイルとIOタイルの製造技術は不明である。

IntelのクライアントPC向けプロセッサ開発ロードマップ。左が「Intel 7」で製造するシングルダイ(SoC)の現行世代プロセッサ。「ハイブリッド(Hybrid)」とあるのは、高性能CPUコアと低消費電力CPUコアの異なるコアを混載していることを意味する。中央がチップレット構成となる次世代プロセッサ。「Intel 4」、「Intel 20A」、ファウンドリの「N3」などを製造技術として駆使する。右が次々世代プロセッサ。開発コード名は決まっているものの、詳細はまだ不明だ。Intelが2022年2月17日に開催した「Intel Investor Meeting 2022」の講演スライドから

EUV露光の導入、セルの低背化、銅配線の改良で高速・高密度化を達成

　ここからは「Intel 4」の技術概要を説明しよう。「Intel 7」と「Intel 4」の違いは、主に3つある。1つは「EUV(極端紫外線)露光の導入」、もう1つは「スタンダードセルの低背化」、最後は「銅配線の改良」である。これらの工夫を含めた要素技術の改良によって「Intel 4」は同じ消費電力で「Intel 7」に比べて動作周波数を20%高めるとともに、スタンダードセルの面積を半分に減らした。

左は「Intel 7」と「Intel 4」の動作周波数と消費電力(相対値)。電源電圧を変えてプロットしたもの。「Intel 4」は、しきい電圧(VT)が3段階(nMOSとpMOSがあるので合計で6通り)の6VTバージョンと、同じく4段階(合計で8通り)の8VTバージョンがある。バージョンの違いは詳しく記述していないが、6VTバージョンではしきい電圧がもっとも低いトランジスタ(ULVT)を用意していないとみられる。右はnチャンネルMOS FETとpチャンネルMOS FETのしきい電圧分布。Intelが2022年6月に国際学会VLSIシンポジウムで公表したスライドから(講演番号T01-1)

　「Intel 4」のスタンダードセルは、各部の寸法を縮小することで面積を半分に削減した。MOS FETは「Intel 7」と同じFinFETをさらに改良したもの。フィンのピッチは30nmで「Intel 7」の0.88倍と狭くした。多結晶シリコンのピッチは(ポリピッチ)は50nmで「Intel 7」の0.83倍、最小金属配線ピッチ(M0ピッチ)は30nmで「Intel 7」の0.75倍である。金属配線ピッチの縮小が目立つ。これらのピッチ縮小には、EUV露光の導入が大きく寄与した。

　スタンダードセルの高さは、「Intel 7」の408nmから「Intel 4」では240nmへと6割近くに低くなった。この「低背化」が集積密度の向上に大きく寄与した。ポリピッチ×セル高さは0.49倍と半分の面積になっている。「低背化」の内訳はフィンピッチの短縮、フィン数の低減(4フィン×2を3フィン×2に低減)、縦方向のスペース短縮などである。

スタンダードセルのレイアウトと各部の寸法。左が「Intel 7」、右が「Intel 4」。Intelが2022年6月に国際学会VLSIシンポジウムで公表したスライドから(講演番号T01-1)

多層配線の低層部はコバルト配線から銅配線に戻す

　コンタクトと多層配線の低層部では、「Intel 7」のコバルト(Co)配線から、「Intel 4」では改良型の銅(Cu)配線に変更した。Intel 7でコバルトを採用したのは、銅ではエレクトロマイグレーション寿命が短くなってしまうとの判断からだった。ただしコバルトは電気抵抗率が銅よりも高い。それでもコバルトを採用したのは、銅を細くすると抵抗率が急激に上昇してコバルトとあまり変わらなくなるという現象があるからだ。

　にもかかわらず、「Intel 4」では再び銅を採用した。もちろん改良は加えており、Intelはこの要素技術を「エンハンストCu(eCu)」と呼んでいた。eCu配線は、エレクトロマイグレーション寿命はコバルト配線と同じくらい長く、電気抵抗(線抵抗)は「Intel 7」の銅合金配線よりも低い。

　eCu配線は、銅は合金ではなく純銅である。コバルトのライナー層とキャップ層、タンタルのバリア層を配線金属と絶縁膜の間に設けた。抵抗と静電容量の積(RC積)は、微細化にもかかわらず、「Intel 7」と「Intel 4」でほぼ変わらないとした。

「Intel 7」と「Intel 4」の多層配線(低層部)。左は線抵抗とエレクトロマイグレーション寿命の関係。右は配線の断面構造図。コバルトが茶色、タンタルと窒化タンタルが黄緑色、銅が灰色で色分けしてある。Intelが2022年6月に国際学会VLSIシンポジウムで公表したスライドから(講演番号T01-1)。なおeCu配線は「M0」から「M4」に使われている。中層部から高層部は従来と同様の銅配線である。金属配線の層数は「Intel 7」の17層から、「Intel 4」では1層増えて18層となった。

先進パッケージングに「Meteor Lake」のチップレットを封止

　「Intel 4」で製造したシリコンダイは、Intelが開発した先進パッケージング技術「Foveros」や「EMIB(Embedded Multi-die Interconnect Bridge)」などに対応する。講演では、「Meteor Lake」のチップレットは「3D Foveros」技術で封止するとしていた。

Intelの先進パッケージング技術ロードマップ。Intelが2022年6月に国際学会VLSIシンポジウムで公表したスライドから(講演番号T01-1)

　そして「Meteor Lake」のパッケージ断面構造図と、CPUダイ写真を披露した。パッケージの中間基板(インターポーザ)が、タイル間の接続とタイルとパッケージ基板間の接続を担う。タイルと中間基板はバンプで接続する。バンプの最小ピッチは36μmとかなり狭い。

「Meteor Lake」のパッケージ断面構造図(左)とパッケージの外観(中央)、CPUダイ写真(右)。パッケージの構造は2.XD(2.X次元)パッケージングとしてはごく普通である。なお、「Meteor Lake」のCPUダイ写真が公表されたのは、これが初めてではないかと思われる。Intelが2022年6月に国際学会VLSIシンポジウムで公表したスライドから(講演番号T01-1)

8Tセルと同様の低消費SRAMを6Tセルで実現

　プロセッサやSoCなどのワークメモリとして必須のSRAMも、「Intel 4」で試作された。高密度タイプ(HDC：High Density Cell)と高電流タイプ(HCC：High Current Cell)の2種類がある。セル面積はHDCが0.0240平方μm、HCCが0.0300平方μmとかなり小さい。高密度(HDC)タイプのSRAMセル面積は、「Intel 7」の0.77倍に縮小できた。

「Intel 4」で製造したSRAMセルの最小電圧(左)とレイアウト(右)。累積確率90%で定義すると、高密度(HDC)セルの最小電圧は0.600V、高電流(HCC)セルの最小電圧は0.550Vである。Intelが2022年6月に国際学会VLSIシンポジウムで公表したスライドから(講演番号T01-1)

　SRAMセルの最小動作電圧(50MHz、マイナス10℃、累積確率90%)は、高密度(HDC)タイプが0.600V(57Mbitのダイで測定)、高電流(HCC)タイプが0.550V(50Mbitのダイで測定)である。

　さらに、広帯域(HBW:High BandWidth)タイプと呼ぶ低消費エネルギーのSRAMセルを「Intel 4」の高電流(HCC)セルをベースに開発し、「VLSIシンポジウム」で発表した(講演番号C24-1)。

　通常、SRAMセルは高密度を優先した6トランジスタセル(6Tセル)と、低消費電力あるいは高速動作を重視した8トランジスタセル(8Tセル)に分かれる。8Tセルは最小動作電圧を低くしやすいので動作時の消費電力を下げやすい。ただし当然だが、8Tセルはセル面積が大きく、集積密度(シリコン面積当たりの記憶容量)が低い。

　そこで消費電力エネルギーと最小電圧が8Tセルに近い特性を備えた6Tセルを考案し、「Intel 4」技術で試作した。以下のような工夫を加えている。ビット線の多重化をやめることでセル電圧を安定化し、書き込み中の読み出しアシスト(セル電圧の安定化に必要だった)を不要にした。ビット線を2分割してビット線容量を半分に減らした。

　これらの工夫により、読み出し動作の消費エネルギーはHCCセルの82%減、書き込み動作の消費エネルギーはHCCセルの87%減と大きく減少した。

読み出し消費エネルギー(相対値)と書き込み消費エネルギー(相対値)の比較。縦軸は累積確率。8T-LSA(Large Signal Array)は8Tセル、6T-CONVはHCCタイプの6Tセル、6T-HBWはHCCタイプをベースに消費電力を下げた6Tセル。電源電圧は0.8V、動作周波数は500MHz、温度はマイナス10℃。Intelが2022年6月に国際学会VLSIシンポジウムで公表したスライドから(講演番号C24-1)

「Intel 4」で製造したSRAMセルアレイの評価用シリコンダイ。Intelが2022年6月に国際学会VLSIシンポジウムで公表したスライドから(講演番号C24-1)

SRAMセルの比較表。Intelが2022年6月に国際学会VLSIシンポジウムで公表したスライドから(講演番号C24-1)

　このほか「Intel 4」による試作結果をVLSIシンポジウムで発表した回路は、64bit RISC-Vプロセッサ(講演番号C08-1)、デジタル温度センサー(同C13-3)、オンチップ電子ヒューズ(同C15-4)、サイドチャンネル攻撃に強い暗号化回路(同C16-6)である。概要は既出の表組みに記述してあるので参照されたい。