大原雄介の半導体業界こぼれ話
3nm世代の幕開け(のちょっと前)
2023年5月10日 06:18
今月はちょっと毛色を変えて比較的最近の話を。TSMCの3nmプロセスに纏わる諸々である。今年(2023年)もTSMC 2023 Technology Symposiumがスタートした。まず4月26日にNorth America(サンタクララ)で、その後オースチン/ボストンを経て台湾/ヨーロッパ(アムステルダム)/イスラエル/中国を経て6月10日に日本で最後となる。こちらで簡単に概要が紹介されているのでご存じの方も多いかと思う。
さてTSMCの場合、既にN5/N4に関しては、これを利用して製造した製品が市場に出てきている(N5はAMDのRyzen 7000シリーズやRadeon RX 7000シリーズ、Alveo M35Dなど。N4はMediaTekのDimensity 9000シリーズを皮切りに、今年2月にはミドルレンジ向けのDimensity 7200がN4で製造されて出荷開始されている)。なので焦点は当然次のN3及びN2ということになる。
苦難が続くN3
そのN3であるが、昨年(2022年)12月29日にSTSP(台南サイエンスパーク)にあるFab18で量産開始及び生産能力拡大を祝う記念式典を開催しており、既に量産が開始されていることは間違いない。ちなみにFab 18はフェーズ1～フェーズ8で構成されており、このうちフェーズ4～8が3nm(フェーズ1～3は5nm)とされている。ただ現状フェーズ7～8はまだフル稼働していない模様だ。
もっともこのN3、噂ではほぼ全量がApple向けとされており、そのほかのベンダー向けは2024年に予定されているN3Eを使うとされる。正確に言えば、TSMCの3nmはまずN3A(これは現在言われているN3Aとは別のもの)を開発していたが、これは一度ご破算になり、問題点を改修したのがApple向けとされるN3Bである。
ただこのN3Bもかなり難産なプロセスであった。具体的にはEUV露光だけで25回、しかもダブルパターニングが必要となっていた。トランジスタ層はともかく配線層でもダブルパターニングが必要なほど「攻めていた」らしい。ただこの結果歩留まりはなかなか上がらなかった。
その一方で、そのN3Bの性能向上版として位置づけられていたN3E(Enhancement)は途中で方針を変更。EUV露光も19回に削減され、しかもシングルパターニングでも行けることで、確実に生産できるように変更したプロセスである。
この変更されたN3E、まだプロセスの開発段階でN3Bより高い歩留まりを実現したということもあり、当時N3をターゲットにしていた主要な顧客(AMD、MediaTek、Qualcomm、その他)は全てN3Eに変更することにした。
このN3Eは、N3Bと比較した場合ロジック密度そのものは同一とされており、ただし同一消費電力における動作周波数が5%高速、とされている。元々N5とN3を比較すると2020年頃には
- 同一動作周波数なら消費電力25～30%削減
- 同一電力なら動作周波数が10～15%向上
- 同一ロジックなら面積を最大58%削減
とされていた。尤もここで言うロジックにはSRAMは含まれない。SRAMは(2020年頃の推定では)20%程の面積削減になると推定されていたが、昨今の推定では10%未満とされる。公式には、
- 同一動作周波数なら消費電力30%削減
- 同一電力なら動作周波数が15%向上
- 同一ロジックなら面積を最大70%削減
とさらに面積削減効果が上がっている。もっともこれ、ちょっとしたトリックである。一つはTSMCの提供するセルライブラリそのものが小さくなっているので、TSMCのセルライブラリを「そのまま使えば」面積が減るという話であり、AMDのように自社のセルライブラリを使っている限りはあまり関係がない。
もう1つはTSMCが3nm世代で導入したFinFlex Technologyの効果である。FinFlexは以前福田昭氏が記事の中でちょっと触れたものだが、TSMCのN3(やN3E)では、フィンの数を変更することで特性を選べるようになっている(図1)。これによって特性がどう変わるか? というのがこちら(図2)。フィンの数を増やすと性能は上がる一方、減らすと面積と消費電力が落ちる。なので後は好む特性に向けて選択すればよいというわけだ。
話を戻すと、最大70%という数字は、2-1フィン構成でのものと思われる。これだけで36%の面積削減であり、あとは先に説明したセルライブラリの縮小などを重ねていって、トータルで70%という辺りかと思う。逆に言えば、CPUとかGPUなどの場合は主に3-2フィンで、ところどころに2-2フィンとか2-1フィンが混じるという感じになるだろうから、面積縮小の効果は2割程度と考えておいた方が良さそうだ。
TSMCはこれに続き、性能をやや向上させるとともに若干の面積縮小を図ったN3P、更にそのN3Pの高速動作版(1.2V駆動、という話が伝わってきているので、かなり消費電力は大きそうな予感がする)のN3Xをそれぞれラインナップするとしている(図3)。
余談だが自動車向けはまず2024年にN3AEを導入するとしている。そもそも自動車向けの場合、品質基準が通常のプロセスより厳しい。これは主に信頼性確保が目的で、具体的には配線層や絶縁層の厚みを増やすなどでより長時間での連続稼働に耐えるように工夫されたものとなる。N3EをベースとしたN3AEはこうした対応を行なった最初の3nmプロセスであり、これで試作したチップは自動車メーカーなどで信頼性試験に掛けられることになる。その信頼性試験を経て初めて量産車に使われるOKが出るわけで、N3Aは量産車向けプロセスという位置づけになる。要するに信頼性試験に1年以上掛かるわけだ。
TSMC量産の見込み
話を戻すと、このN3Eは2023年に提供可能(Available)となるとされている。要するに今年は各社がN3Eに向けて多数の製品をテープアウトし、これが今年後半(早ければ第4四半期)～来年(2024年)にかけて市場投入されるという感じだ。
既に昨年10月にはカナダのAlphawave IPがN3E向けのテストチップのテープアウトを完了しており、これに続いて多数のIPベンダーが相次いでN3E向けのIPのテープアウトを完了している。これらのIPベンダーは、「自社のIPがTSMC N3上でちゃんと動く」ことを確認しないといけない(さもないと採用して貰えない)から、ほかに先駆けてテープアウトを完了させてリスク生産でテストチップの試作を行なっている。
Marvellは今年4月19日付で、実際に3nmプロセス(おそらくN3Eと思われるが、同社は明示していない)を使って製造した高速PHYのデモを行なったことを発表している。このPHYは112GのXSR(eXtra Short Range:パッケージ上のダイ間接続用) SerDes、Long -Reach SerDes、PCIe Gen 6/CXL 3.0 SerDes、及び240TbpsのParallel Die-to-Die Interconnect用に利用される技術である。
ちなみにTSMC 2023 Technology Symposiumに合わせてCadence/Siemens EDA/Synopsysの3大EDAベンダー何れもN3Eと続くN2へのEDAツールの対応を表明している。厳密に言えば、Synopsysは昨年10月の時点で既にN3Eへの対応を表明済であり、なので今回はN2プロセスへの対応のみがリリースされた格好だが、まぁこれでN3Eに関して言えばプロセス開発環境もほぼ出揃ったことになる。
そんなわけでTSMCのN3Eに関しては、割と確実に製品が出てくることが予想される。あとは「いつ？」であるが、これはメーカーごとに事情が異なるから一概には言いにくい。先にも書いたように、早ければ今年の第4四半期に製品が出てくるだろうが、これは先端製品のみ。メインストリームの移行は2024年に入ってからになるかと思われる。
ちなみにN3Bは現状1～2万枚/月程度の生産量と見られているが、N3Eに関しては2.5～3.5万枚/月程度になり、Fab 18 フェーズ7～8がフル稼働すると5万枚/月程度までウェハ生産量が伸びることを予測しているとの話がある。Fab 18がGIGA Fab(月産10万枚以上)に分類されていることを考えるとちょっと少ないが、ここにフェーズ1～3の5nmの分を加味すると10万枚/月は超えそうだ。このN3Eは2023年第2四半期に量産を開始予定、と言う報道がある。
競合のSamsungやIntelは?
競合は今のところ見当たらない、というあたりもTSMCの引き続きの独走を予想させる。Samsungは昨年(2022年)6月にGAA(Gate All Around)方式を採用した3GAE(その後SF3Eという名称になった)プロセスの量産開始をアナウンスしたが、当初の歩留まりは10%台で、これが年末に40%近くまで向上したという話であった。
スマホ向けSoCに代表される、100平方mm台のダイなら、この歩留まりでもある程度の個数は取れるかもしれないが、PCやサーバー向けCPU/GPUや昨今のAIプロセッサ向けだと、ここまで歩留まりが低いと取れる数がウェハあたり数個まで減りそうで、正直現実的ではない。
もっともSamsungもSF3Eは“Early”、つまり評価用に近い。量産向けとなるSF3(以前は3GAPと呼んでいた)は2024年の投入となっており、その意味ではTSMCで言えばN3Pにちょうどぶつかる格好だ。ちなみにSamsungはこれに続きSF3P(以前は3GAP+という名称だった)を予定しており、これが真の意味でのN3Pの対抗馬になるかもしれない。
Intelは引き続きスケジュールがずれまくりである。2021年7月のIntel AcceleratedではIntel 4の量産時期が2023年前半と予告された(図4)が、2022年2月のInvestor Meetingではこれが半年前倒しされ、2022年後半になると説明された(図5)。これが事実ならもうとっくにIntel 4ベースの製品が(発売とまでは言わないが評価用チップの類は)出てきてもおかしくないのだが、ご存じの通りそんなものは皆無である。
そして2023年第1四半期の決算発表のリリースの中で、Intel 4を利用したMeteor Lakeの量産ウェハの生産が始まったことが明らかにされたが、もうこの時点で2022年の前倒しが事実上流れたことになる。
加えて言えば、Intel 7は“high-volume manufacturing”と表現されているのに対し、Intel 4は“ramping production wafer starts”という控えめな表現のあたり、まだ量産と呼べる段階に至っていないのは明白である。タイミング的にはN3Eとほぼ同じ程度であり、この先に急速に生産量が増えれば、これに続くIntel 3も順調にリリースできるかもしれない。ただそれを期待するのは正直酷かと思う。
本来IFS(Intel Foundry Service)ではIntel 3とIntel 18A、それとIntel 16(22nmを再設計したプロセス)を提供する予定だったが、これとは別に(某氏曰く“Pipe cleanerとして”)SiFiveの設計したHorse CreekというRISC-VベースのSoCの製造もIntel 4で行なうことが明らかにされている。ただ現状、このHorse Creek以外の製品は一切受託できていないというのが実情に近い。先日Armとの協業を発表したし、昨年7月にはMediaTekとのパートナーシップも発表されたが、これらはいずれもIntel 18A以降についてと見られる。要するに少なくとも2023年中は引き続きTSMCのみがN3/N3Eで先端プロセス製品を供給するという状況に変化はないことになる。何かしら変化があるとすれば、2024年以降であろう。
とか書いてて気が付いたのだが、ということは「また」今年の第4四半期に新製品ラッシュが到来するのかもしれない。2022年後半の新製品ラッシュも凄まじかったが、あれがまた繰り返されるのか? と思うと今から憂鬱にならざるを得ない。