福田昭のセミコン業界最前線
64層の3D NAND技術で512Gbitの大容量データをシングルダイに収容
2017年2月8日 15:07
NANDフラッシュメモリの最大手ベンダーであるSamsung Electronicsと、2番手ベンダーであるWestern Digital(WD)-東芝連合はそれぞれ、512Gbitの3D NANDフラッシュメモリを国際学会「ISSCC 2017」で2月7日(米国時間)に発表した。
いずれもシングルダイで512Gbit(64GB)と、極めて大きな記憶容量を誇る。メモリセルの積層数(ワード線の層数)は64層と多い。メモリセル当たりの記憶ビットは3bitで、TLC(トリプルレベルセル)方式と呼ぶ多値記憶である。シリコンダイ面積はおよそ130平方mmであり、平方mm当たりの記憶容量は3.9Gbitに達する。
大容量化の技術的課題を明らかにしたSamsungの講演
Samsungは、昨年(2016年)8月に米国カリフォルニア州シリコンバレーで開催されたフラッシュメモリのイベント「FMS(フラッシュメモリサミット)」で、512Gbitの3D NANDフラッシュメモリの商業生産を始めたと発表していた(関連記事へのリンク「記憶容量拡大の階段を急速に駆け上がる3D NANDフラッシュ」)。ただしこのイベントでは、メモリ技術の内容はほとんど明らかにしていない。FMSで公表されたのは、積層数が64層であることと、メモリセルがTLC方式であることくらい。技術内容を公表するのは、ISSCCが初めてである。
Samsungは講演で、前の世代である48層の3D NAND技術(第3世代の技術)から、今回の64層技術(第4世代の技術)への移行では、単純に層数を増やすだけではないことを示した。ワード線のゲート層を薄くするとともに、上下で隣接するゲート層との間隔を狭く(層間絶縁膜を薄く)した。薄く狭くした理由は、全てのゲート層を貫通する孔(ホール)の深さをなるべく、伸ばさないようにするためだ。
3D NANDフラッシュの製造では、メモリセルトランジスタのチャンネル領域が極めて細い円筒状になる。この円筒は全てのゲート層を貫くように形成する。チャンネル領域を作るためには、あらかじめ、全てのゲート層を垂直に貫通する細い孔(ホール)をエッチングで作成する必要がある。この細い孔(ホール)は、深く、しかも真っ直ぐに形成することが求められる。この技術は極めて難しく、孔が深くなるほど難度が上がる。
仮に48層の3D NANDフラッシュで開ける孔(ホール)の深さを「1.00」とすると、単純に64層に層数を増やした場合は孔(ホール)の深さは「1.33」になる。製造の歩留まり(良品率)を高い水準で維持するためには、「1.33」を可能な範囲で「1.00」に近付けたい。そこで、積層するゲート層を薄くし、隣接するゲート層間を短くした。
ただしこの「薄型化」は、隣接するメモリセル間の電気的な干渉が増えることを意味する。3D NAND技術の特長の1つに、プレーナNAND技術に比べて隣接セル間の電気的な干渉が少ないことがあるのだが、この特長を損なう可能性が少なくない。記憶方式がTLC方式の場合、プレーナNAND技術ではプログラムを3段階に分ける、プログラム用パルス電圧の高さを調整する、隣接セル間に低誘電率の絶縁体(最終的には空気)を採用する、といった工夫で隣接セル間の電気的な干渉を抑制してきた。これに対して3D NAND技術では電気的な干渉が小さいので、1段階(ワンステップ)のプログラムでTLC方式のデータ書き込みを実現できた。
今回の講演でSamsungは、複数のデータ群をキャッシュしておくことでプログラム時間を短縮する技術を公表した。ところがTLC方式のプログラムそのものは、3段階に分けている。実際にはプログラム時間を短縮するのではなく、プログラム時間の伸びを抑える技術に見える。
電荷捕獲(チャージトラップ)方式の弱点と対策
さらに、「薄型化」によって隣接するメモリセル間の電気的な干渉が増加することは、データ保持特性の劣化が早期に発生する可能性が高まることを意味する。それは、Samsungの3D NANDフラッシュが、「電荷捕獲(チャージトラップ)」膜に電子(エレクトロン)あるいは正孔(ホール)を捕獲させることで、データを記憶することによる。
フラッシュメモリは通常、初期状態は全ビットを消去した状態にしておく。消去動作によってチャージトラップ膜には正孔(ホール)を蓄積する。ここで問題となるのが、捕獲準位の深さである。蓄積した電荷を長期間に渡って維持するためには、捕獲準位にはある程度の深さを必要とする。しかし実際には消去動作により、深いエネルギー準位に捕獲された正孔(ホール)と、浅いエネルギー準位に捕獲された正孔(ホール)が混在する。もちろんチャージトラップ膜は深い準位だけが存在するように成膜するのだが、現実には浅い準位を根絶することは難しい。
プログラム動作によってチャージトラップ膜は電子(エレクトロン)を捕獲する。この時初期状態の正孔は全て電子によってキャンセルされ、プログラム後は電子だけが残る。ここで隣接するメモリセルが初期の消去状態のままだとしよう。この状態で長い期間が経過すると、浅い準位の正孔(ホール)が熱エネルギー(温度で決まるエネルギー)によって移動する可能性が高い。例えば、正孔がチャンネル領域に移動する。すると消去状態のセルのしきい電圧が上昇する。あるいは、隣接するメモリセルの電子と再結合して消滅する。すると隣接するメモリセルのしきい電圧が下がり、消去状態のメモリセルのしきい電圧が上昇する。言い換えると、データ保持特性が劣化する。薄型化によって隣接するメモリセル間の距離が短くなると、正孔と電子の再結合によるしきい電圧の低下は、より起こりやすくなる。
そこでSamsungは、初期の消去動作に、浅い準位の正孔(ホール)をチャンネル領域に追い出す動作を付加することにした。具体的には、メモリセル群をゲート層の違いで偶数番号と奇数番号に分け、偶数番のゲートにバイアス(高電圧パルス)をかけて浅い準位の正孔を追い出し(この時奇数番のゲートとチャンネル領域は0Vに固定する)、続いて奇数番のゲートにバイアスをかけて浅い準位の正孔を追い出す(この時偶数番のゲートとチャンネル領域は0Vに固定する)。
そしてしきい電圧が許容範囲に収まっているかどうかを検証(ベリファイ)し、消去動作を完了させる。検証動作が必要なのは、浅い準位の正孔だけでなく、深い準位の正孔まで追い出してしまう可能性があるからだ。バイアス条件を注意深く調整する必要がある。この対策により、ビット不良率は7％ほど低下したとする。
WD-東芝連合はシリコン面積と読み出し時間の削減技術を公表
WD-東芝連合は、512Gbitの3D NANDフラッシュに導入した新技術をいくつか公表した。その1つが、行(ロウ)アドレスデコーダの削減である。64層ものワード線があると、デコーダによるシリコン面積の増大が無視できない。そこで、ブロックごとに設けていた行アドレスデコーダを削減することにした。4つのブロックで1個の行アドレスデコーダを共有する。ブロックの選択は、コントロールゲート(CG)線で実行する。この工夫によって行アドレスデコーダのシリコン面積を18％ほど、削減できた。
また、ページ内のビット線の半分を電気的な遮蔽(シールド)に使うことで、読み出しを高速化した。通常の読み出し動作では、隣接するビット線の間で容量結合によってクロストーク雑音が発生し、読み出し時間を延ばしてしまう。そこでビット線の半分を読み出しに使わず、1本おきに読み出し用とシールド用に割り当てる。こうすると隣接するビット線のクロストークが減少し、読み出し時間が短くなる。実際の測定では、読み出し時間を20％ほど、短縮できたとする。ただしページサイズは8KBと、半分に減少する。
WDは2月6日(米国時間)に、512Gbit 3D NANDフラッシュのパイロット生産を東芝の四日市工場で開始したと報道機関向けに発表した(関連記事へのリンク「WD、世界初の512bit TLC 64層3D NANDをパイロット生産開始)。発表文には、高アスペクト比の半導体プロセスの進展についてISSCCの技術論文で説明するとの但し書きがある。しかし実際の講演と論文は、「高アスペクト比(積層数を64層に増加させたことによるアスペクト比の増加)」と直接、関係すると思われる内容ではなかったと感じる。
Samsungの講演直後は、質問用マイクに数多くの聴講者が列を成したのに対し、WD-東芝連合の講演直後は、質問用マイクを使用した聴講者は1名(マイクロン日本法人のエンジニア)に過ぎなかった。ISSCCの講演で、質問者が1名というのは、かなり珍しい。技術のプロフェッショナルであるエンジニアにとって、両者の講演内容の違いは一目瞭然ということなのだろう。