福田昭のセミコン業界最前線
回路設計に関する世界最大のイベント「ISSCC 2018」の概要が固まる
～Skylake-SPやZeppelin、1Tbitフラッシュなどが登場
2017年11月16日 12:01
最先端半導体チップの研究開発成果に関する世界最大の国際学会「ISSCC(International Solid-State Circuits Conference)」が、来年(2018年)の2月11日～15日に米国カリフォルニア州サンフランシスコで開催される。その開催概要が、このほど公表された。
ISSCCは半導体回路技術の研究開発コミュニティでは、もっともステイタスの高い国際学会として知られている。研究者や技術者などにとっては、ISSCCで研究開発の成果を発表することが、晴れ舞台だとも言える。そのISSCCは、毎年2月に開催されてきた。来年2月のISSCCは、年号を加えて「ISSCC 2018」と呼称される。開催回数では第65回目となる。
ISSCCで講演することを目指して投稿された論文(投稿論文)の件数は611件におよぶ。そのなかで、実際に発表講演として採択された論文(採択論文)の件数は202件である。採択率(採択論文と投稿論文の比率)は約3分の1とあまり高くない。狭き門をくぐり抜けた成果だけが発表の栄誉に預かれる。
ISSCC 2018は、以下のようなスケジュールで開催される。2月11日(日曜日)はプレイベント(セミナーなど)、2月12日(月曜日)～14日(水曜日)がメインイベント(採択論文の講演発表など)、2月15日(木曜日)がポストイベント(セミナーなど)である。
デンソーの専務役員をつとめる加藤氏が未来のモビリティを展望
まずはメインイベントが開催される、2月12日(月曜日)～14日(水曜日)に注目しよう。2月12日午前のプレナリセッション(セッション1)から、技術講演がはじまる。プレナリセッションでは、4件の基調講演が予定されている。いずれも招待講演である。
プレナリセッションの基調講演で目を引くのは、日本人の講演と、コンピュータサイエンスの重鎮であるデビット・パターソン(David Patterson)氏の講演だ。日本人の講演では、デンソーの専務役員をつとめる加藤之啓(かとう・ゆきひろ)氏が、将来のモビリティ社会と自動車用半導体を展望する。パターソン氏は、コンピュータを支えるプロセッサの歴史を振り返る。メインフレームを構成するCPUから始まり、深層学習(ディープラーニング)用プロセッサのTPU(Tensor Processing Unit)までを解説する。
30本の講演セッションを2日半で消化
プレナリセッション完了後の昼食休暇を挟み、2月12日の午後からは、採択論文の講演発表が始まる。2月14日の午後までの2日半で、30本の講演セッションが予定されている。講演セッションのテーマはプロセッサ、メモリ、無線通信、有線通信、光通信、高周波、アナログディジタル変換、電源、ヘルスケア、無線給電、発電(エネルギーハーベスティング)、機械学習、雑音低減、誤り訂正など、非常に幅広い。
Intel、IBM、AMDが最新のプロセッサ技術を競演
ここからは分野別に注目講演をご紹介していこう。最初はプロセッサ分野の講演発表である。サーバー向けマイクロプロセッサの技術概要をIntelとIBMがそれぞれ発表する。AMDは幅広い用途をカバーする最新マイクロプロセッサの実現技術を公表する。
Intelは、28個のCPUコアを内蔵するサーバー用最新マイクロプロセッサ「Skylake-SP Xeonプロセッサ」の回路技術を発表する(講演番号2.1)。14nmのFinFET技術と11層の金属配線技術で製造した。CPUコア同士はメッシュ構成で相互接続する。電圧レギュレータ回路(IVR)を内蔵しており、オンダイで6個の電源プレーンを制御することで電力効率を向上させた。DRAMコントローラ回路を内蔵することで、6チャンネルのDDR4メモリを制御可能にしている。マルチプロセッサ構成に対応しており、プロセッサダイ間を10.4GT/sで接続する。
IBMは、次世代のサーバー向けプロセッサ「z14」の概要を公表する(講演番号2.2)。14nm技術で製造した。前世代のプロセッサに比べて2次キャッシュの容量を50%、3次キャッシュの容量を2倍に拡大するとともに、CPUコア数を25%増加させた。回路およびシステムの要素技術では分岐予測、キャッシュ管理、暗号化をそれぞれ改良しているとする。
AMDは、サーバーからハイエンドのデスクトップPC、メインストリームのデスクトップPCまでをカバーする最新マイクロプロセッサ「Zeppelin」の回路技術を述べる(講演番号2.4)。最大で4個のシリコンダイを1個のパッケージに収納し、相互に接続する。14nm技術で製造し、48億個のトランジスタをシリコンダイに集積した。CPUコアの数は8個、3次キャッシュの容量は16MBである。
このほか詳細は不明だが、IntelとARMがIoT端末向けのSoC(System on a Chip)技術を発表する(講演番号2.7)。発電機能とセキュリティ機能を内蔵しているもようだ。
1Tbitの超大容量NANDフラッシュと96層の超高層3D NAND技術
続いてメモリ分野の注目講演をご紹介する。NANDフラッシュメモリでは、シングルダイの記憶容量がついに、1Tbitに達した。また3D NAND技術ではワード線の層数を96層に高めたチップが披露される。
Samsung Electronicsは、記憶容量が1Tbitと過去最大のNANDフラッシュメモリ技術を発表する(講演番号20.3)。4bit/セルの多値記憶技術と、64層のワード線を積層する3D NAND技術を駆使した。シリコン面積当たりの記憶密度は5.62Gbit/平方mmと極めて高い。
東芝メモリとWestern Digitalは、ワード線の積層数が96層と過去最多の3D NAND技術を共同で開発した(講演番号20.1)。シリコンダイの記憶容量は512Gbit。メモリセルは3bit/セル(TLC)方式である。
DRAMでは、16Gbitと過去最大容量のシリコンダイが相次いで発表される。Samsung Electronicsがメモリ最大手の技術力を見せつける。
Samsung Electronicsは、LPDDR4X規格に準拠したモバイル向けの16Gbit DRAM技術を発表する(講演番号12.2)。入出力ピン当たりのデータ転送速度は5Gbpsと高い。誤り訂正回路を集積することでリフレッシュ電力を0.1mW/Gbitに低減している。10nm級のCMOS技術で製造した。
同社は、GDDR6規格に準拠したグラフィックス向けの16Gbit DRAM技術も公表する(講演番号12.1)。入出力ピン当たりのデータ転送速度は18Gbpsと極めて高い。DFE(Decision Feedback Equalizer)回路、ZQ符号化送信回路、PLLレスのクロッキング回路などの要素技術を駆使してデータ転送速度を高めた。
このほかDRAMでは、SK HynixがDDR4規格に準拠した16Gbit DRAMシリコンダイを発表する(講演番号12.5)。入出力ピン当たりのデータ転送速度は3.2Gbps。18nmのCMOS技術で製造した。
パネル討論会で回路設計の失敗事例や人工知能の脅威などを議論
技術講演以外のイベントにも目を向けてみよう。メインイベントの開催日である2月12日(月曜日)と2月13日(火曜日)の夜間には、合計で3本のパネル討論会が開催される。回路設計の失敗事例を熟練の技術者が語ったり、人工知能(AI)が回路設計者の仕事を奪う可能性を議論したりする。
プレイベントのチュートリアルでは10本の多彩なテーマを用意
メインイベント前日の2月11日(日曜日)には、プレイベントとしてチュートリアル(基礎講座)が開催される。量子コンピューティング、不揮発性回路技術、誤り訂正技術、アナログディジタル変換回路、高速シリアルリンク、単一光子検出といった多彩なテーマを用意した。
また同日の夜間には、「ワークショップ」という新設のイベントが予定されている。レセプションと招待講演、ラウンドテーブルで構成されるイベントである。
フォーラムとショートコースで最先端のトピックを学ぶ
プレイベントとともに、メインイベント閉幕翌日の12月15日(木曜日)には、ポストイベントが用意されている。「フォーラム」と呼ばれる単一テーマの講座と、「ショートコース」と呼ぶ共通テーマによる複数の講演で構成される講座がある。こちらはチュートリアルとは違い、最先端のトピックを学ぶ機会となっている。
技術講演では上記のほかにも、興味深い発表が少なからず予定されている。詳しくは来年2月の現地レポートで改めてご報告したいので、ご期待されたい。