福田昭のセミコン業界最前線
「生死不明」のムーアの法則
2017年11月10日 12:21
死亡説と存命説が飛び交う
「ムーアの法則」の死亡説(限界説、破綻説)と存命説が飛び交っている。死亡説(限界説、破綻説)では、「ムーアの法則」は死んだ、「ムーアの法則」は破綻している、などと主張する。存命説では、「ムーアの法則」はまだ生きている、「ムーアの法則」はまだ通用する、などと反論する。
死亡説と存命説。どちらが正しいのだろうか。困ったことに、「どちらも正しい」と言えるし、「どちらも間違っている」と言える。なぜか。それぞれが主張する「ムーアの法則」の定義が異なるからだ。
本コラムの前回「「間違いだらけ」のムーアの法則」でご報告したように、「ムーアの法則」の本来の「定義」と、コンピュータ産業やIT産業、半導体産業における「ムーアの法則」の「解釈」には、かなり大きな違いがある。
「ムーアの法則」の「解釈」の範囲は広い。本来の「定義」に近いものから、本来の「定義」とはかけ離れたものまで、さまざまだ。厳しい言い方をすると、そのほとんどが誤りであったり、誤りを含んでいたりすることは、本コラムの前回で述べた通りだ。
死亡説(限界説、破綻説)における拡大解釈
「ムーアの法則」の死亡説と存命説はいずれも、厳しい言い方をすると法則の定義に誤りを含んでいる。ここからが重要なのだが、死亡説(限界説、破綻説)は「ムーアの法則」をより拡大して解釈する傾向が明確に見て取れる。拡大解釈した「ムーアの法則」が通用しなくなったことをもって、死亡、限界、破綻とという言説を主張している、とも言える。
死亡説における拡大解釈の最も顕著な事例は、半導体集積回路の性能向上を「ムーアの法則」に含めていることだろう。典型的な言説は、微細化によるMOS FETの性能向上が見られなくなったことをもって「ムーアの法則」が破綻したと主張するものだ。この主張は明らかにおかしい。
なぜならば、微細化によるMOS FETの性能向上に関する法則は、ゴードン・ムーア(Gordon Moore)氏の手によるものではないからだ。IBMの半導体研究者であるロバート・ヒース・デナード(Robert Heath Dennard)氏らが、1974年にIEEEの学会論文誌「Journal of Solid-State Circuits」で公表した論文「Design of Ion-Implanted MOSFETs with Very Small Physical Dimensions」が原典である。
「デナード・スケーリング」が牽引した「ムーアの法則」
MOS FETを微細化すると性能が向上することを指摘した論文の内容は、半導体産業では「デナード・スケーリング(Dennard scaling)」、「比例縮小則(Scaling Law)」、「デナード則」、「スケーリング則(Scaling Law)」などと呼ばれている。
「スケーリング則」では、スケーリング係数(k)を基準として、MOS FETのゲート寸法(ゲート長とゲート幅)をk分の1にする。kは1よりも大きな値である。例えばkが「2」であれば、MOS FETのゲート寸法は半分になる。すると、MOS FETのスイッチングに要する遅延時間がk分の1に短くなり、消費電力はkの2乗分の1に下がる。kが「2」の場合は遅延時間は半分(すなわち速度は2倍(速度はk倍になるということが分かる))と短くなり、消費電力は4分の1と大幅に減少する。
「デナード・スケーリング」の威力は凄まじかった。1970年代から1990年代に「ムーアの法則」、すなわちシリコンダイが載せる素子数の増大を牽引した最強の機関車は、「デナード・スケーリング」だろう。スケーリング係数は「1.4」。すなわちMOS FETのゲート寸法を約0.7倍に縮小することで、半導体の製造技術は微細化の世代交代を繰り返した。世代が交代するたびに、同じシリコン面積に載せるMOS FETの数は2倍に増加した。
「ムーアの法則」と「スケーリング則」の区別が曖昧に
ところが、「デナード・スケーリング」がもたらしたMOS FETの性能向上は、「ムーアの法則」に対する拡大解釈あるいは誤解を招く要因となった。1つは、微細化によってMOS FETの速度が1.4倍になったこと。もう1つは、MOS FETの速度が1.4倍に上がっても、ゲート容量の低下によってFET当たりの消費電力が増えなかったこと。この2つが微細化の世代交代で繰り返されたことにより、「ムーアの法則」と「デナード・スケーリング」あるいは「微細化(スケーリング)」が、半導体デバイス技術に詳しくない技術者や研究者にとっては区別しにくいものとなった。
マイクロプロセッサとコンピューティングの技術者は、トランジスタレベルではなく、論理アーキテクチャのレベルで半導体を設計する。言い換えると、トランジスタレベルの物理的な技術の分解能があまり高くない。彼らにとって「ムーアの法則」と「スケーリング則」の区別は曖昧であり、渾然一体となっているように見える。
すでに破綻している「デナード・スケーリング」
そして1974年の論文で描かれた「デナード・スケーリング」は、2000年頃には通用しなくなってきた。主な要因は、MOS FETの寸法を縮小しても、消費電力が下がらなくなったことだ。
「デナード・スケーリング」はMOS FETのスイッチング電力(動作時消費電力)を扱っており、FETがスイッチングしないときの電力(待機時消費電力)は無視していた、あるいは、ゼロと見なしていた。しかし、ゲート寸法の縮小によってリーク電流が急速に増大し、待機時の消費電力が急激に増えるようになった。微細加工寸法の世代では、180nm世代から130nm世代に移行する段階で、リーク電流が大幅に増加した。これが1990年代後半に最先端の半導体ロジックで起こったことだ。そして2000年代前半には、「1974年版」のスケーリング則はほぼ通用しなくなった。「破綻した」と言える。
ただし、「ムーアの法則」の基本的な定義である「シリコンダイが搭載する素子数の拡大」と「素子当たりの製造コストの低下」が破綻したわけではない。「ムーアの法則」は現在でも生きている、と言える。
存命説の最大の支援者であるIntel
「ムーアの法則」の存命説を最も強く主張し、なおかつ「ムーアの法則」を維持することを明言している企業の代表はIntelだろう。「ムーアの法則」の提唱者であるムーア氏が1968年に創業したIntelは、「ムーアの法則」の最大最長の実践者でもある。
今年(2017年)3月28日にIntelが米国カリフォルニア州サンフランシスコで開催した製造技術に関するイベント「Intel Technology and Manufacuring Day」では、「ムーアの法則は死んでいない」ことを強くアピールした(詳しくは本コラムの「「ムーアの法則は揺るがない」、Intelが公表した10nmのプロセス技術」を参照)。
Intelが「ムーアの法則は死んでいない」、あるいは「ムーアの法則は生きている」ことをアピールしたスライドではまず、トランジスタ当たりのシリコン面積が従来の微細化トレンドに沿って縮小することを提示した。そしてシリコン面積当たりの製造コストの上昇トレンドを次に示した。結論として両者の掛け算(積)としてトランジスタ当たりの製造コストは微細化によって最新の10nmプロセス、そして来る7nmプロセスでも従来のトレンド通りに低下するとした。
「シリコン面積当たりのトランジスタ数が増加する」ことと「トランジジスタ当たりの製造コストが低下する」ことを両立させることは、「ムーアの法則」の根幹である。その意味では、Intelは「ムーアの法則」の最大の牽引役だとも言える。
Intelの存命説に含まれる拡大解釈
ただし、Intelは「ムーアの法則」の内容を正確に伝えているかと言えば、そうではない。独自の見解と拡大解釈によって、「ムーアの法則」の知名度を巧みに利用し、Intelの技術力を宣伝してきた。厳しい言い方をすると「ムーアの法則」に関する誤解を広めてきた。
「ムーアの法則」に関してIntelが周囲に与えてきた最大の誤解は、「ムーアの法則」が微細化を意味するというものだろう。微細化を従来のトレンドに沿って維持することが、「ムーアの法則」を継続することだと、Intelは公言してきた。このため、微細化、イコール、「ムーアの法則」というイメージを与えてしまった。
半導体集積回路の性能に関しても、Intelは誤解を招く発表をしてきた。今年3月の製造技術に関するイベントでも、「“ムーアの法則”は集積回路の性能を向上させている」とIntelは説明している。
説明スライドでは、「ムーアの法則」を維持する努力によって2つのメリットが生まれた、とする。1つは、同じ集積規模(搭載素子数)の回路を半分のシリコン面積で実現できるというもの。製造コストが半分になる、というメリットである。もう1つは、同じシリコン面積に搭載可能なトランジスタの数が2倍になるので、より多くの機能を同じシリコンダイに載せられるというもの。機能が増えるので、集積回路の性能が向上するというメリットである。
理屈と論旨は間違っていない。しかしこれらのメリットが「ムーアの法則」の一部であると誤解させる余地が、十分に存在する。ある種のイメージ戦略とも受け取れる。
「ムーアの法則」の運命を左右する3次元集積技術
「ムーアの法則」の最大の牽引役は現在、微細化(加工寸法の縮小)である。微細化によって同じシリコン面積に集積する素子数を増やす。シリコンダイ面積の拡大にはあまり期待できない。シリコンダイ面積を拡大すると、シリコンウェハ当たりのシリコンダイ数が減少し、製造コストを押し上げるからだ。
過去、シリコンダイ面積の拡大に対しては、シリコンウェハを大きくすること(大口径化)によって製造コストの上昇を防いできた。しかし現在の最大口径である直径300mmから、大口径化する見通しがない。次世代のシリコンウェハの直径は450mmである。450mmのウェハに対応した製造装置や材料などの研究開発も進めれている。しかし現在のところ、量産ラインに採用する時期の目処はたっていない。
微細化では、EUV(Extreme Ultra-Violet：極端紫外線)リソグラフィ技術を導入することによって、3nm世代の加工までは実現可能な見通しが出てきた。唯一のEUV露光装置メーカーであるASMLは、3nm世代の量産開始時期を2025年と予測している(詳細は本コラムの「3nmロジックの量産を狙うEUVリソグラフィの高NA化技術」を参照)。
言い換えると、2025年までは微細化が続く。微細化によってトランジスタの数が増え、「ムーアの法則」を維持する可能性がある。
ここで問題となるのは、リソグラフィ技術の進展によって加工寸法を縮小したとしても、デバイス技術と回路技術が追随できるかどうかである。トランジスタが動くかどうか、トランジスタが動いたとしても、速度と消費電力はどうなるのか。そしてトランジスタがそれなりの性能で動作したとしても、回路に組んだときに動作するのか、あるいは性能を向上できるのか。「ムーアの法則」を延命できるかどうかには、これらの要因が関わってくる。
もっとも、微細化によるトランジスタと回路の縮小が性能の向上に結びつかなくなったとしても、まだ手段は残されている。縦方向に素子を集積することだ。3次元集積化である。すでに製品の実例もある。NANDフラッシュメモリは微細化が15nm前後で限界に達し、3次元構造を導入することで集積規模、すなわち記憶容量を拡大し続けていている。微細化が止まったのは2013年頃で、すでに3年ほど前の過去の出来事となりつつある。
NANDフラッシュメモリで導入された3次元集積化技術は「3D NAND」と呼ばれており、メモリセルを垂直方向に積層することでシリコン面積当たりの記憶容量(素子数)を稼ぐ。3D NAND 技術の導入により、2014年から2016年にかけてNANDフラッシュメモリの記憶容量は「1年で2倍」という恐ろしい勢いで増大した(詳細は本コラムの「記憶容量拡大の階段を急速に駆け上がる3D NANDフラッシュ」を参照)。「ムーアの法則」は実現手段は規定していないので、これもまた「ムーアの法則」の延命と言えよう。
ただし半導体ロジックとDRAMでは、3次元集積化の研究開発はあまり進んでいない。微細化が止まると、「ムーアの法則」が死んでしまう可能性が残る。とはいうものの、2025年まではたぶん、「ムーアの法則」は生き残る。2025年とは、8年後のことだ。そこまでには何らかの技術的な進展があることを期待したい。