福田昭のセミコン業界最前線

12月開催のIEDM 2017で披露される次世代の半導体製造技術とメモリ技術

12月開催のIEDM 2017で披露される次世代の半導体製造技術とメモリ技術 IEDMの会場であるHilton San Francisco Union Squareホテルの玄関。昨年(2016年)12月のIEDM開催時に筆者が撮影したもの
IEDMの会場であるHilton San Francisco Union Squareホテルの玄関。昨年(2016年)12月のIEDM開催時に筆者が撮影したもの

 半導体のデバイス技術に関する世界最大の国際学会「IEDM(International Electron Devices Meeting)」が12月2日~6日に米国カリフォルニア州サンフランシスコで開催される。このほど、プレイベントや基調講演、技術講演などの概要が公表された。

 今年(2017年)のIEDM(IEDM 2017)は以下のようなスケジュールで進む。12月2日と12月3日は、プレイベントである技術セミナーが予定されている。2日の午後は90分の短いセミナー、3日は朝から夕方までの1日間をかけたセミナーである。

 メインイベントである技術講演会は、12月4日~12月6日までの3日間にわたって開催される。ただし初日の午前は、3本の基調講演(いずれも招待講演)で構成されるプレナリセッションとなっている。テーマ別の技術講演セッションは、4日の午後から始まり、6日の夕方に閉幕する予定である。ここまでは例年と変わらない。

 例年と違うのは、水曜日のスケジュールだ。12月6日の午前に、2014年度ノーベル物理学賞受賞者の天野浩氏(名古屋大学教授)によるプレナリ講演が予定されている。

12月開催のIEDM 2017で披露される次世代の半導体製造技術とメモリ技術 IEDM 2017の全体スケジュール。プレスリリースや公式ウエブサイトなどの情報をもとにまとめた(以下同じ)
IEDM 2017の全体スケジュール。プレスリリースや公式ウエブサイトなどの情報をもとにまとめた(以下同じ)
12月開催のIEDM 2017で披露される次世代の半導体製造技術とメモリ技術 プレナリセッション(12月4日(月曜日)午前)の講演テーマ
プレナリセッション(12月4日(月曜日)午前)の講演テーマ
12月開催のIEDM 2017で披露される次世代の半導体製造技術とメモリ技術 プレナリセッション(12月6日(水曜日)午前)の講演テーマ
プレナリセッション(12月6日(水曜日)午前)の講演テーマ

最先端トピックのチュートリアルとショートコース

 プレイベントであるチュートリアルとショートコースでは、最先端のトピックに関する情報を学べる。12月2日(土曜日)のチュートリアルはテーマ別に90分の講演を6本用意した。次世代のトランジスタ技術や不揮発性メモリの限界論、超高密度パッケージング技術などの講演が予定されている。

12月開催のIEDM 2017で披露される次世代の半導体製造技術とメモリ技術 チュートリアル講演のテーマ一覧。プレスリリースや公式ウエブサイトなどの情報をもとにまとめた
チュートリアル講演のテーマ一覧。プレスリリースや公式ウエブサイトなどの情報をもとにまとめた

 12月3日のショートコースは、2つの大きなテーマに分かれており、それぞれのテーマに関連した6本の講演が朝から夕方まで用意される。今年のテーマは、「Boosting Performance, Ensuring Reliability, Managing Variability in Sub-5nm CMOS」と、「Merged Memory-Logic Technologies and Their Applications」である。いずれも最先端半導体製造技術の基礎知識を吸収するためには、欠かせないテーマだ。

12月開催のIEDM 2017で披露される次世代の半導体製造技術とメモリ技術 ショートコース(サブ5nmCMOS技術)の講演一覧
ショートコース(サブ5nmCMOS技術)の講演一覧
12月開催のIEDM 2017で披露される次世代の半導体製造技術とメモリ技術 ショートコース(メモリとロジックの混載技術)の講演一覧
ショートコース(メモリとロジックの混載技術)の講演一覧

コバルト配線技術を駆使するIntelの10nm製造技術

 12月4日午後から6日夕方までの技術講演セッションで発表予定の、注目講演を以下にご紹介しよう。始めは、微細化の最先端を走る製造技術の講演である。

 Intelは、次世代のマイクロプロセッサに導入する10nm世代のCMOS製造技術を公表する(講演番号29.4)。本コラムで今年の4月に「『ムーアの法則は揺るがない』、Intelが公表した10nmのプロセス技術」で報じたように、Intelは同年の3月28日に開催した製造技術に関するイベントで、10nm世代のCMOS製造技術の概要を公表した。すでに少量生産を始めている。

 IEDMの実行委員会が公表したリリースによると、10nm世代のCMOS製造技術を構成するトランジスタ技術は、フィンのピッチが34nm、フィンの高さが46nmのFinFET技術である。この数値は、今年の3月にIntelがイベントで公表した数値と少し違う。フィンの厚みは同じだが、フィンの高さは3月の発表時点では53nmであったのに対し、IEDMで発表するFinFETのフィンの高さは46nmで、少し低い。

 SRAMセルの面積は、高密度版セルが0.0312平方μm、低電圧版セルが0.0367平方μm、高性能版セルが0.0441平方μmである。これらの寸法は、3月の発表時点と変わらない。IEDMでは、これら3種類のメモリセルで試作した、204Mbit SRAMマクロの評価結果が発表される。

 金属配線技術は、12層の金属配線である。最下層の2層には、金属材料としてコバルト(Co)を採用した。コバルトの採用によってエレクトロマイグレーションの寿命が5倍~10倍に延伸し、ビアの抵抗が半分に下がったとする。残りの10層についてリリースは触れていないが、従来通り、金属材料は銅(Cu)が使われていると予測する。

 10nmプロセスを構成する要素技術は、リソグラフィがArF液浸のSAQP(Self-Aligned Quadruple Patterning)技術、トランジスタ技術が第5世代の高誘電率金属ゲート(HKMG)技術と第7世代のひずみシリコン技術、第3世代のFinFET技術である。HKMG技術の金属スタックには4種類あるいは6種類の仕事関数を駆使し、しきい電圧を数段階に制御する。

12月開催のIEDM 2017で披露される次世代の半導体製造技術とメモリ技術 Intelが開発した10nm世代の12層金属配線技術(配線層の電子顕微鏡観察写真)。IEDM実行委員会が報道機関向けに発表した資料から
Intelが開発した10nm世代の12層金属配線技術(配線層の電子顕微鏡観察写真)。IEDM実行委員会が報道機関向けに発表した資料から

EUV技術を使わないGLOBALFOUNDRIESの7nm製造技術

 GLOBALFOUNDRIESは、EUV(極端紫外線)リソグラフィ技術を使わない、7nm世代のCMOS製造技術を発表する(講演番号29.5)。同社は7nm世代の製造技術についてEUV技術を採用しないプロセスを始めに導入し、その後、EUV技術を導入することをすでに公表している。IEDMで発表するのは、この非EUV版のプロセス技術だと見られる。開発した7nmプロセスは、高性能コンピューティング(HPC)用とシステムオンチップ(SoC)用の2種類のバージョンがある。試作したSRAMのメモリセル面積は0.0269平方μmとかなり小さい。

 7nmプロセスを構成する要素技術は、第3世代のFinFET技術、銅配線と低誘電率層間絶縁膜の多層配線技術、複数の仕事関数を使い分けてしきい電圧を段階的に制御する技術、などである。なおGLOBALFOUNDRIESは、14nm世代の次世代を7nm世代と位置付けており、10nm世代の製造技術は用意しない見通しだ。

12月開催のIEDM 2017で披露される次世代の半導体製造技術とメモリ技術 GLOBALFOUNDRIESが開発した7nmプロセスの性能と14nmプロセスの性能を比較した。横軸は動作周波数(相対値)、縦軸は消費電力(相対値)。IEDM実行委員会が報道機関向けに発表した資料から
GLOBALFOUNDRIESが開発した7nmプロセスの性能と14nmプロセスの性能を比較した。横軸は動作周波数(相対値)、縦軸は消費電力(相対値)。IEDM実行委員会が報道機関向けに発表した資料から

従来の3倍近い記憶密度を実現する3D NANDフラッシュ技術

 メモリ技術に関する講演では、従来よりも高い記憶密度を実現する、3D NANDフラッシュ技術が登場する。Macronix Internationalが、16層と低めのワード線層数で記憶容量が192Gbit(TLCセル)と大きな3D NANDフラッシュメモリ技術を発表する(講演番号19.1)。

 従来の3D NANDセル技術は、円柱状の垂直なチャンネルの周囲をワード線と絶縁層が取り巻くセル構造をしていた。Macronixが開発した3D NANDセル技術では、薄い板状の垂直なチャンネルに隣接してワード線と絶縁層をレイアウトする。円柱状のチャンネルを有する従来のセルに比べると、シリコン面積当たりにレイアウト可能なチャンネルの本数が増える。48層のワード線層数で、1Tbitと大きな記憶容量のシリコンダイを実現できるとする。

12月開催のIEDM 2017で披露される次世代の半導体製造技術とメモリ技術 3D NANDフラッシュメモリのセル構造。左は従来のセル構造。右はMacronix Internationalが開発したセル構造。IEDM実行委員会が報道機関向けに発表した資料から
3D NANDフラッシュメモリのセル構造。左は従来のセル構造。右はMacronix Internationalが開発したセル構造。IEDM実行委員会が報道機関向けに発表した資料から

3次元クロスポイントReRAM実現のカギとなるセレクタ技術

 次世代の大容量不揮発性メモリを狙う抵抗変化メモリ(ReRAM)の研究開発では、3次元積層を前提とするクロスポイントメモリに向けた要素技術、具体的には2端子のセル選択素子(セレクタ)に関する開発成果が目立つ。

 3次元積層を前提とするクロスポイント構造のメモリセルでは、セル選択素子であるセレクタの微細化と優れたオンオフ比、高速のスイッチングを両立させることが必須となる。SK Hynixは、二酸化シリコン(SiO2)にヒ素(As)を添加するという一般的な半導体材料だけで、セレクタを開発した(講演番号2.1)。25nmルールと微細な寸法で、オン時間が52nsでオフ時間が23nsという高速のスイッチングを実現した。

12月開催のIEDM 2017で披露される次世代の半導体製造技術とメモリ技術 3次元積層タイプのクロスポイントメモリの構造。黄色の円柱がセル選択素子(セレクタ)。青い矢印は通常の電流フロー。赤い矢印は、「スニーク電流」と呼ばれる、不要な電流経路。セレクタの性能が低いと、スニーク電流が発生する。IEDM実行委員会が報道機関向けに発表した資料から
3次元積層タイプのクロスポイントメモリの構造。黄色の円柱がセル選択素子(セレクタ)。青い矢印は通常の電流フロー。赤い矢印は、「スニーク電流」と呼ばれる、不要な電流経路。セレクタの性能が低いと、スニーク電流が発生する。IEDM実行委員会が報道機関向けに発表した資料から
12月開催のIEDM 2017で披露される次世代の半導体製造技術とメモリ技術 SK Hynixが25nmのCMOS技術によって試作したセレクタの断面観察像(電子顕微鏡による観察像)。トップ電極とボトム電極はいずれも窒化チタン(TiN)である。IEDM実行委員会が報道機関向けに発表した資料から
SK Hynixが25nmのCMOS技術によって試作したセレクタの断面観察像(電子顕微鏡による観察像)。トップ電極とボトム電極はいずれも窒化チタン(TiN)である。IEDM実行委員会が報道機関向けに発表した資料から

近赤外線への感度を高めたCMOSイメージセンサー

 スマートフォンに代表されるモバイル機器は、可視光のCMOSイメージセンサー(可視光のカラーカメラ)を標準的に装備するようになった。次に期待される大きな応用分野が、近赤外線を利用した虹彩認証や顔認識、動き検出などである。近赤外線が人間の眼には見えない波長の光であることを利用し、人間に気付かれることなく、これらの機能を実行する。

 ただしシリコンベースのCMOSイメージセンサーで問題となるのが、近赤外線領域ではセンサーの感度がそれほど高くないことである。感度を上げる最も単純な方法は近赤外線を吸収する領域を厚くすることなのだが、製造コストが大幅に上昇するという致命的な欠点がある。

 そこでソニーは、近赤外線を回折させる構造を表面付近に設けることで光路長を伸ばし、近赤外線を吸収する領域を実効的に厚くするCMOSイメージセンサー技術を開発した(講演番号16.4)。従来に比べ、近赤外線に対する感度が50%向上したとする。試作したCMOSイメージセンサーの画素数は200万画素、構造は裏面照射型、ピラミッド状回折構造のピッチは400nm、画素の大きさは1.12μm角である。量子効率は850nmの波長に対して約30%。

12月開催のIEDM 2017で披露される次世代の半導体製造技術とメモリ技術 ソニーが試作した近赤外線CMOSイメージセンサーの断面観察像。ピラミッド状の回折構造(PSD: pyramid surfaces for diffraction)を設けることで感度を50%ほど高めた。IEDM実行委員会が報道機関向けに発表した資料から
ソニーが試作した近赤外線CMOSイメージセンサーの断面観察像。ピラミッド状の回折構造(PSD: pyramid surfaces for diffraction)を設けることで感度を50%ほど高めた。IEDM実行委員会が報道機関向けに発表した資料から

シリコンのナノワイヤで集積回路を初めて試作

 5nm以降の半導体製造技術に向けたトランジスタ技術として期待がかかるのが、シリコンのナノワイヤ(微小なワイヤをチャンネルとする構造)を使ったトランジスタである。「GAA(gate all around) MOS FET」とも呼ばれる。これまでGAA MOS FETに関する試作発表はトランジスタ単体に関するものだった。

 imecとApplied Materialsの共同研究チームは、GAA MOS FETでは初めてとなる集積回路を試作した結果を発表する(講演番号37.4)。試作した集積回路は、最も基本的な回路の1つである、リング発振器である。リング発振器の段数は41段。トランジスタのゲート長を短くし、動作電圧を高くすると、リング発振器の遅延時間が短くなることを確認した。ただし、トランジスタの具体的な寸法は、現時点では不明である。

12月開催のIEDM 2017で披露される次世代の半導体製造技術とメモリ技術 GAA MOS FETで作製したリング発振器の特性。縦軸が遅延時間(相対値)、横軸が動作電圧(相対値)。IEDM実行委員会が報道機関向けに発表した資料から
GAA MOS FETで作製したリング発振器の特性。縦軸が遅延時間(相対値)、横軸が動作電圧(相対値)。IEDM実行委員会が報道機関向けに発表した資料から

 このほかにも、興味深い発表が少なくない。詳しくは12月の現地レポートなどで改めてご報告したいので、ご期待されたい。