福田昭のセミコン業界最前線

微細化の限界と発熱の課題にどう向き合う？imecが2040年までの半導体技術を指し示す

福田昭

2026年4月24日 06:04

IRPS 2026の基調講演会場。米国アリゾナ州ツーソンのリゾートホテル「Loews Ventana Canyon Resort(ロウズベンタナキャニオンリゾート)」で筆者が2026年3月23日(現地時間)に撮影

　ベルギーの半導体研究開発組織imecは、2020年代～2040年代の半導体製造技術がどのように進化していくかの研究開発ロードマップを示すとともに、いくつかの注目すべき要素技術を解説した。3月25日に、国際学会「国際信頼性物理シンポジウム(IRPS: IEEE International Reliability Physics Symposium)」の基調講演(講演番号KN3)で明らかにした。

imecによる基調講演のタイトルスライド。講演ビデオから静止画像を抜粋したもの(画像がぼやけているのは元の講演ビデオの画質による)。IRPS 2026の基調講演ビデオから(講演番号KN3)

水平方向の微細化は2010年代後半に限界に達した

　まず重要な事実として、水平方向の微細化は2010年代後半に限界に達したということがある。SRAMセル面積の縮小トレンドは「2年で半分(加工寸法は2年で0.7倍)」が2010年前後まで維持されてきた。その後は「4年で半分」の縮小トレンドに鈍化した。2012年～2018年ごろのことだ。

　そして2020年以降は技術ノードの世代が進化しても、SRAMのセル面積はほとんど変化がない。標準的な6トランジスタのセル面積だと、0.025平方μm～0.023平方μmが下限となったままだ。

1998年～2025年のSRAMセル面積の縮小トレンド。imecによるIRPS 2026の基調講演スライド(講演番号KN3)から

垂直方向、新材料、3次元接続で半導体デバイスの進化を継続

　水平方向の微細化が限界を迎えた状況でも、半導体集積回路の高密度化と高性能化は継続しなければならない。AI/HPC分野では依然として、高密度化と高性能化の要求が強い。

　そこで水平方向だけでなく垂直方向も考慮した「3次元のスケーリング」、トランジスタと配線における「新しい材料」の導入、「2.5/3次元の相互接続」技術といった要素技術の活用によって半導体デバイスの高密度化と高性能化を推し進める。一方でメモリアクセスのボトルネック化、安定な電源供給の難度上昇、消費電力の急増および放熱技術の強化といった課題がAI/HPCシステムの性能向上を阻害しており、異なる技術の協調による最適化が求められつつある。

システムの性能向上における課題と、新しい要素技術の協調最適化。左は新しい要素技術、上はシステムの性能向上における課題。imecによるIRPS 2026の基調講演スライド(講演番号KN3)から

ロジック向け技術ノードの改良は今後20年続く

　そして半導体ロジックの技術ノードは、2020年代はもちろんのこと、2040年代に至るも進化を止めない。imecが講演で示した半導体ロジックの技術ノードは、量産開始の2018年の「N7(7nm)ノード」から2046年の「サブA2(2オングストローム未満)ノード」までと28年におよぶ。今年(2026年)から数えると、20年後まで技術ノードの改良が続くことになる。なおオングストローム(Å)は、nmの10分の1の長さを意味する単位である。

　FET(電界効果トランジスタ)技術で見ていくと、2018年のN7ノードと2020年の「N5(5nm)ノード」、2023年の「N3(3nm)ノード」はFinFET(フィンFET)技術を継続してきた。2025年の「N2ノード」からは、ナノシートFET(別名:GAA(ゲートオールアラウンド) FET)が選択されている。ナノシートFETは、2028年の「A14(1.4nmあるいは14オングストローム)ノード」と、2031年の「A10(1.0nmあるいは10オングストローム)ノード」でも改良され、使われるとimecは予測する。

　そして2034年の「A7(0.7nmあるいは7オングストローム)ノード」では、FET技術が相補型FET(CFET: Complementary Field Effect Transistor)に替わる。CFETは、pチャンネル型ナノシートFETとnチャンネル型ナノシートFETを垂直に積層したトランジスタであり、原理的にはCMOSロジックのトランジスタ密度がナノシートFETの1.6倍～1.8倍に高まるとされる。2037年の「A5(0.5nmあるいは5オングストローム)ノード」、2040年の「A3(0.3nmあるいは3オングストローム)ノード」でもCFETの改良品が継続して使われる。

　2043年の「A2(0.2nmあるいは2オングストローム)ノード」からは、CFETのナノシート型チャンネルの材料を「2次元材料」に変更した「2D FET」が使われると予測する。2D FETは2046年の「サブA2ノード」でも採用される。

2018年～2046年の半導体ロジックの技術ロードマップ。FET技術と、ウェハ裏面の要素技術を併記した。imecによるIRPS 2026の基調講演スライド(講演番号KN3)から

2025年～2037年の配線技術ロードマップ

　半導体ウェハに大規模ロジック回路を作り込むプロセスは、トランジスタを形成するFEOL(Front End Of Line)と、多層配線を形成するBEOL(Back End Of Line)に大別される。通常はトランジスタを作り込んだ後に、トランジスタ間を接続する配線(多層配線)を形成するので、プロセスの順序としては始めがFEOL、次がBEOLとなる。

　先ほどのロードマップは主に、FEOLで作るトランジスタ技術を技術ノードと併記したものだ。imecはBEOLのロードマップも講演で示した。BEOLのロードマップがカバーする時間的な範囲は、FEOLのロードマップに比べるとかなり狭い。2025年の2nmノード(N2ノード)から、2037年のA5/A3ノードまでとなっている。

2025年～2037年のBEOL技術ロードマップ。imecによるIRPS 2026の基調講演スライド(講演番号KN3)から

　2025年のN2ノードに対応する配線技術は、最小ピッチが24nm～26nm、配線金属は銅(Cu)、形成技術はデュアルダマシン法およびシングルダマシン法である。次に来るとされる2028年のA14ノードでは、最小ピッチが20nm～22nmに縮まる。基本的にはN2ノードの改良で実現する。

　2031年のA10ノードになると、配線の最小ピッチは18nm～20nmとさらに短くなる。配線金属の有力候補はルテニウム(Ru)、隣接配線間絶縁の有力候補はエアギャップ(空隙)である。Ru配線だと、配線形成技術はサブトラクティブ法に変わる。ビア(層間を繋ぐ孔)の加工には自己整合技術を駆使する。

　続く2034年のA7ノードでは、最小ピッチを16nm～18nmに縮める。Ru金属とエアギャップ、自己整合ビアの組み合わせと改良によって最小ピッチを詰める。2037年のA5ノードでは配線の最小ピッチを12nm～16nmとさらに縮めたい。実現技術については、現時点では流動的だ。

2025年～2032年の電源供給技術ロードマップ

　imecはさらに、HPC向けの先進パッケージを搭載したボード(プリント回路基板)の電源供給技術についても将来を展望した。現在の電源供給技術は、プリント回路基板の表面に複数の「統合化定電圧回路(IVR: Integrated Voltage Regulator)」モジュールを搭載して電源電圧を直流48Vから直流12V、さらには直流0.8Vへと降圧する。

現在のHPC向け電源供給技術。複数の統合化定電圧回路モジュールをボード表面に載せる。imecによるIRPS 2026の基調講演スライド(講演番号KN3)から

　2026年～2027年には複数のIVRをボード内部に埋め込んだ電源供給技術が登場する。ボードの面積が減るともに、IVRと半導体チップ(3D ICおよびHBM)の距離が縮まる。電源回路の電気抵抗と静電容量が減ることで電源供給の効率向上と雑音抑制が見込める。

2026年～2027年に登場する次世代のHPC向け電源供給技術。IVRをボード内部に埋め込む。imecによるIRPS 2026の基調講演スライド(講演番号KN3)から

　将来は、パッケージ基板と中間基板(インターポーザ)、半導体チップ(3D IC)裏面にIVRを埋め込む。2028年～2032年にはこのような、次々世代の電源供給技術を選択したHPCモジュールが実現すると予測する。また窒化ガリウム(GaN)オンシリコン(Si)技術によるパワーデバイスのモノリシック集積技術、金属(Metal)と高誘電率絶縁膜(Insulator)、金属による2.5次元(2.5D)大容量MIMキャパシタ技術が効率向上と雑音低減のために採用される可能性がある。

2028年～2032年に登場する次々世代のHPC向け電源供給アーキテクチャ(上)と新しい要素技術(下)。imecによるIRPS 2026の基調講演スライド(講演番号KN3)から

裏面電源供給網(BS-PDN)は放熱性が低下

　2028年～2032年の電源供給技術として注目されるのが、シリコンダイの「裏面電源供給網(BS-PDN: Back-side Power Delivery Network)」技術である。従来はウェハの表面側に信号配線と電源配線(接地含む)をレイアウトしてきた。BS-PDNと区別するため、「FS-PDN(Front-side Power Delivery Network)」と呼ぶ。

　従来のFS-PDN技術では表面側に信号配線と電源配線が混在していた。信号配線に比べると電源配線は最大電流が極めて高い。水平方向の微細化によって信号配線は細くできる。しかし電源配線は電流密度の増加によるエレクトロマイグレーション寿命の懸念があり、あまり細くできない。その結果、信号配線のレイアウトが阻害される。

従来の電源供給網(FS-PDN、左)と次世代の電源供給網(BS-PDN、右)の配線構造。imecによるIRPS 2026の基調講演スライド(講演番号KN3)から

　そこで電源供給網を裏面側に移転させたのがBD-PDNである。表面側は信号配線層だけとなり、レイアウトが容易になるとともに信号配線の密度が高まる。

　BS-PDNの弱点は、放熱性能が著しく悪化することだ。FS-PDNでは裏面側の基板が熱拡散の経路として機能していた。BS-PDNでは電源配線を除くと裏面側の厚みはないに等しい。電源系を除くと熱拡散の経路が消失し、放熱性が低下する。

　CPUコアアレイで動作時の最高温度を比較すると、FS-PDNでは90.7℃に留まっていたのに対し、BS-PDNだと104.3℃に上昇する。温度上昇の幅は14℃弱に達する。

CPUコアアレイで動作時の最高温度を比較。左は従来の電源供給網(FS-PDN)、右は裏面電源供給網(BS-PDN)。imecによるIRPS 2026の基調講演スライド(講演番号KN3)から

裏面電源供給網(BS-PDN)の放熱性能を高める

　そこで放熱性能の向上を試みた。表面側と裏面側を接合する誘電体材料を熱伝導率の高い材料に変更するとともに、熱伝導材料(TIM: Thermal Interface Material)も熱伝導率のより高い材料に変更する。さらにTIMは、厚みを減らす。これらの対策によって最高温度は97.1℃まで下がった。