福田昭のセミコン業界最前線

単純な積層だけでは、もうDRAMやNANDの容量が拡大しない。次世代メモリの課題

福田昭

2026年5月18日 10:14

IMW 2026の会場であるベルギー・ルーベンの「University Hall(大学ホール)」入口。入口の左にIMW 2026の幟(のぼり)が見える。現地時間5月10日に筆者が撮影

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2016年以来の本格的な欧州開催

　半導体メモリ技術の研究開発に関する国際学会「国際メモリワークショップ(IMW: IEEE International Memory Workshop)」がベルギーのルーベンで始まった。正式名称は「2026 IEEE 18th International Memory Workshop」、略称は「IMW 2026」である。開催期間は2026年5月10日から13日(現地時間)。概要は本コラムの前回でご紹介したので、基本的なスケジュールやサブイベントなどはこちらを参照されたい。

　5月11日にはメインイベントである技術講演会が始まった。最初はチェアパーソンによる恒例の開会挨拶である。総合チェアパーソンをつとめるSangbum Kim氏(SNU: Seoul National University)が登壇した。

IMW 2026開会挨拶のスライド1枚目。主要な4名のチェアパーソンが紹介された

　Kim氏ははじめに、IMWの歴史を簡単に紹介した。IMWは2008年に2つの国際学会、「不揮発性メモリワークショップ(NVSMW: Non-Volatile Semiconductor Memory Workshop)」と「メモリの技術と設計に関する国際会議(ICMTD: International Conference on Memory Technology and Design)」が統合して誕生した。第1回のIMWは2009年に米国カリフォルニア州モントレーで開催された。

　IMWの源流であるNVSMWは1976年に始まった。今年(2026年)は50周年となる。そこで今回は、50周年を記念した招待講演「Special Talk: 50 yr History of IMW」(講演者はimecのJan Van Houdt氏、講演番号2.1)が用意された。

IMWの略史。開会挨拶のスライドから

　続いて最近の開催状況を振り返った。コロナ禍によって2020年と2021年のIMWはバーチャル開催となり、2022年にはリアルとバーチャルのハイブリッド開催となった。2022年の開催地はドイツのドレスデンである。参加者のおよそ半分がバーチャル参加だった。ドレスデン開催は本来、2020年の計画だった。

　バーチャルなしの完全なリアル開催に戻ったのは2023年のことだ。開催地は米国カリフォルニア州モントレーである。あいにく、半導体メモリ市場の景気後退などの影響もあり、参加者は多くなかった。翌年(2024年)の韓国ソウル開催では約350名という過去最高の参加者を集めた。

　2025年のモントレー開催は、2023年のモントレー開催と比べて参加者が25%増加し、回復傾向が強まった。今年は、欧州での本格的なリアル開催としては2016年のフランス・パリ以来、10年ぶりとなる。参加者は初日時点で約270名となり、前年のモントレー開催と前回の欧州開催(2022年のドレスデン)、前々回の欧州開催(2016年のパリ)を超えた。なお最終日の閉会挨拶では、参加者数がアップデートされる予定だ。

2020年～2026年のIMW開催状況。開会挨拶のスライドから

投稿論文数は過去最多の127件を記録

　投稿論文数は127件で、前年の71件から大幅に増えた。過去最多の投稿件数となった。なお、過去に投稿論文数が100件を超えたのは2012年の欧州ミラノ(イタリア)開催だけである。

投稿論文数の推移(2010年～2026年)。開会挨拶のスライドから

　口頭講演(技術講演)に採択された論文の件数は22件、ポスター発表に採択された論文の件数は23件で、いずれも前年に比べると増えた。それでも口頭講演の採択率は17%と極めて低い。口頭講演とポスター発表を合計した採択率は35%である。筆者の記録では過去最低の採択率となった。

投稿論文数と採択論文数(口頭講演のみ)、採択率(口頭講演)の推移(2009年～2026年)。過去の開催記録を筆者がまとめたもの

口頭講演の採択率と全体(口頭講演とポスター発表の合計)の採択率の推移(2010年～2026年)。開会挨拶のスライドから

分野別の発表数トップは「次世代メモリ」、地域別トップは「アジア」

　採択された論文(口頭発表とポスター発表の合計)の分野別割合では「次世代メモリ(強誘電体メモリ、抵抗変化メモリ、磁気メモリなど)」が最も多く、24%を占める。前年の21%から3ポイント上昇した。次いで「フラッシュメモリ」が20%を占める。前年は28%だったので、8ポイント低下した。3番目に多いのは「DRAM」で、18%である。前年の15%から、3ポイント上昇した。

発表論文(ポスター発表を含む)の分野別内訳と地域別内訳。開会挨拶のスライドから

　地域別の発表数では「アジア」が最も多く58%を占める。次いで「欧州」が30%と多い。両地域で88%と9割近くを占める。「米国」は11%と少ない。

IMW 2026のスポンサー一覧。プレミア1社、プラチナ1社、ゴールド4社、シルバー11社の合計17社。合計の社数は前年と同じ。開会挨拶のスライドから

3次元DRAMではメモリセルアレイと周辺回路を異なるウェハに形成

　開会挨拶の後は、恒例の基調講演(すべて招待講演)セッションとなる。今年は3件の基調講演が実施された。最初は米Micron TechnologyのNirmal Ramaswamy氏によるメモリ技術全般の展望、次は韓国Samsung ElectronicsのChris Kang氏によるNANDフラッシュメモリ技術の展望、最後は中国CXMT(ChangXin Memory Technologies)のRobert Liu氏によるDRAM技術の展望である。本稿では最初の2件から、講演の概要を簡単にご紹介したい。

基調講演のタイトルと講演者の一覧。IMW 2026のプログラムからまとめたもの

　Micron TechnologyのNirmal Ramaswamy氏による基調講演では最初に、AIの普及と進化がメモリサブシステムに対する要求仕様を大きく変えつつあると述べた。メモリサブシステムへの基本的な要求は、大容量化、高速化、低消費電力化に大別される。

　メモリサブシステムがAIシステムの性能を制限する現状は「メモリボトルネック」と呼ばれる。制限要因の多くは「高速化」の不足にある。プロセッサがメモリにアクセスしてデータを取り込もうとすると、データの到着までに時間がかかり、プロセッサが待たされることが少なくない。

　AIプロセッサの性能は2年で3倍のペースで向上しているのに対し、メモリアクセスの性能(帯域幅)は2年で2倍のペースでしか伸びておらず、プロセッサとメモリの性能差は広がりつつある。これを「メモリギャップ」と呼ぶ。特にGPUでは深刻な問題となった。

　こうしたメモリギャップ、あるいはメモリボトルネックの問題を緩和したのが、HBM(High Bandwidth Memory)モジュールだ。HBMモジュールの特徴は、きわめて高い帯域にある。GPUの実効的な性能を最大化できる主記憶として、ハイエンドのAIシステムでは欠かせない存在となった。

　DRAMダイの将来技術として期待される、3次元DRAM(3D DRAM)技術についても講演ではふれていた。基本的な考え方は、1個のトランジスタ(1T)と1個のキャパシタ(1C)で構成されるメモリセル(1T1Cセル)を水平方向(ウェハ表面と平行な方向)に形成し、1T1Cセルの層を垂直方向に積み重ねることで記憶密度を高めるというものだ。

　3D DRAM技術ではまず、非常に薄いチャンネル層を形成する必要がある。講演では、薄いシリコン(Si)層と薄いシリコンゲルマニウム(SiGe)層を交互に重ねた超格子構造(Si/SiGeチャンネルは3D DRAMの有力候補)をエピタキシャル成長によって高い品質で作れることを示していた。具体的には、超格子構造の断面を電子顕微鏡で観察した画像を講演スライドで見せていた。なお膜厚や層数、成膜時間などは明らかにしていない。

　3D DRAM技術ではさらに、3次元積層構造のメモリセルアレイとCMOS周辺回路を異なるウェハに形成する。メモリセルアレイとCMOS周辺回路を同一のウェハ表面に並べてレイアウトすると、シリコン面積の増加が無視できない。かといって両者をモノリシックかつ垂直に重ねてしまうと、どちらを先に形成しても後の熱処理による劣化が避けられない。そこでメモリセルアレイと周辺回路の別々のウェハに作り込み、ウェハ同士を接合することによってDRAMダイを完成させる。

3D NANDフラッシュの技術世代と課題解決の歴史

　ここからは、Samsung ElectronicsのChris Kang氏によるNANDフラッシュメモリ技術の講演概要をご紹介したい。Kang氏ははじめに、3D NANDフラッシュメモリの技術世代がどのように進化したかを振り返った。2013年の第1世代(Samsungは「V1」と呼称、24層)から2024年の第9世代(「V9」、280層)までの間に、ワード線の積層数(メモリセルの積層数)は10倍強に増加した。

3D NANDフラッシュメモリの技術世代とワード線積層数(メモリセル積層数)の推移。第4世代から第9世代まで、開発企業5社の数値をプロットしたとする。第10世代では384層～448層に達すると予想される。IMW 2026のSamsungによる基調講演論文から(論文番号1.2)

　ただしメモリセルアレイの微細化ペースに比べると、CMOS周辺回路の微細化ペースは遅い。メモリセルアレイの面積がダイ全体の面積に占める比率(メモリセル効率あるいはセル効率)は、第4世代の512Gbitダイでは75%だったのが、第7世代の512Gbitダイでは60%に低下した。セル効率を高めるために開発されたのが、CMOS周辺回路の上にメモリセルアレイをモノリシックに積層する技術だ。「CMOSアンダーアレイ」、「セルアレイオーバーペリフェラル」といった名称が開発企業によって付けられている。

　ワード線積層数の増加に伴う課題はまだある。セルアレイの高さが延びることにより、孔開けのエッチング(メモリスルーホールエッチング)がより難しくなる。これを緩和するために、ワード線の厚みとワード線間絶縁膜の厚みを世代ごとに少しずつ薄くしてきた。第1世代を基準にした相対値だと、第9世代では単位セル(ワード線と絶縁膜のペア)の厚みが47%削減された。