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半導体メモリに対する高い関心を証明した初めての日本開催
～国際メモリワークショップ(IMW)2018前日レポート
2018年5月14日 11:46
半導体メモリ技術の研究開発に関する国際学会「国際メモリワークショップ(2018 IEEE 10th International Memory Workshop(IMW 2018))」が、日本で初めて開催された。会場は、京都府京都市のウェスティン都ホテル京都である。5月13日(日曜日)に前日イベントであるショートコース(技術解説の講座)、5月14日～16日(月曜日～水曜日)はメインイベントのテクニカルカンファレンス(技術講演)が開催される。
IMWはこれまで、米国と欧州では開催されたことがあったものの、日本で開催されたことはなかった。ご存知のように日本では、遥かに昔の1980年代に半導体メモリメーカーが世界市場の大半を占めて黄金時代を築いた。しかし現在ではNANDフラッシュメモリ大手の東芝メモリを除くと、おもだった半導体メモリのメーカーは存在していない(ニッチ市場向け半導体メモリのメーカーは日本にも存在する)。
半導体メモリ専門の国際学会を開催する場所としては、現在の日本は良い場所だとは言えない。ただし、日本は韓国と近く、韓国にはSamsung ElectronicsとSK Hynixの大手半導体メモリメーカーが存在する。韓国からの参加者は増えるだろう。
しかし日本の参加者はあまり期待できないのではないか。昨年(2017年)のIMW 2017で閉会の挨拶(クロージングリマークス)において次回(今年2018年)の開催地が京都だと正式に発表されたとき、筆者はそのようなことを考えていた(参考記事:Googleが考える近未来モバイル端末のメモリアーキテクチャ)。
ところが、筆者の想像は良い意味で、完全に裏切られた。前日イベントであるショートコースの参加者が、昨年に比べると大幅に増えていたのである。会場となった宴会場フロアの会議室には急きょ、椅子が最後尾に並べられた。つまり、机が足りなくなったのだ。
ショートコースの正式な参加人数はまだ不明なのだが、参加者の大幅増はおもに、日本人参加者の急増によるものだという。関係者によると、昨年の米国開催ではショートコースにおける日本人の参加者は20名前後だった。ところが今年の京都開催では、100人を超える日本人の参加があったという。じつに5倍もの増加である。日本における半導体メモリへの関心は、まだまだ高いことがうかがえた。
2021年に至る3D NANDフラッシュの開発ロードマップ
それではショートコースのハイライトをご紹介しよう。もっとも興味深かったのは、3D NANDフラッシュメモリに関する講演である。半導体製造装置メーカー大手Applied MaterialsのSean Kang氏が、「Materials, Processes, Equipment Perspectives of 3D NAND Technology and Its Scaling」のタイトルで講演した。
Sean Kang氏は講演で、2015年から2021年までの3D NANDフラッシュメモリの開発ロードマップを示した。高密度化および大容量化の指標となる数字あるいは項目は、「ワード線の層数(ワード線薄膜と絶縁薄膜の積層ペア数)」、「メモリセルスタックの高さ」、「ワード線薄膜と絶縁薄膜の積層ペアによる厚み」、「シリコンダイ面積を節約する工夫」、である。
ワード線の層数(ワード線薄膜と絶縁薄膜の積層ペア数)は3D NANDフラッシュのもっとも基本的なスケーリングファクタだ。2015年に32ペアあるいは36ペアだったのが、2016年には48ペアとなり、2017年には64ペアあるいは72ペアと増加した。Kang氏の講演ではふれられていなかったが、対応する記憶容量(シリコンダイ当たり)は、32/36ペアが128Gbit、48ペアが256Gbit、64/72ペアが512Gbitである。
2021年にワード線の層数は140層を超える
今年(2018年)のペア数は90ペア超、再来年(2020年)のペア数は120ペア超、3年後の2021年のペア数は140ペア超になるとKang氏のロードマップは予測していた。
過去のトレンドから推測すると、記憶容量(シリコンダイ当たり)は90ペア超(たぶん96ペア)が768Gbit、120ペア超(たぶん128ペア)が1,024Gbitになる。140ペア超(たぶん144ペア)の記憶容量は、正直に言ってわからない。1,024Gbit以上であることは確かなのだが。120ペアと記憶容量は変わらず、シリコンダイを縮小するだけ、ということもあり得る。
続いてメモリセルスタックの高さと積層ペアの厚みである。ペア数が増えるので、当然ながら、メモリセルスタックの高さは上昇する。ただし、積層ペアの厚みがそのままだとペア数の増加比率がそのままメモリセルスタックの高さの上昇比率となり、メモリスルーホール(メモリセルストリングを構成するための孔)をエッチングで開けるときのアスペクト比(AR)が幾何級数的に増えてしまう。つまり、エッチングの技術的な難しさが急激に上昇する。
この技術的な難しさを少しだけでも緩和するために、積層ペアを少しずつ薄くする。積層ペア、すなわちワード線と絶縁膜を薄くすることで、メモリセルスタックの高さの上昇をわずかながらも抑えている。
過去の推移を見てみよう。積層ペア数が32/36ペアのときに、スタックの高さは約2.5μmだった。積層ペアの厚みは約70nmである。次に積層ペア数が48ペアになると、スタックの高さは約3.5μmに増加し、積層ペアの厚みは約62nmに減少した。
さらに積層ペア数が64/72ペアに増えると、スタックの高さは約4.5μmに増加し、積層ペアの厚みは約60nmにわずかながら減少した。ペア数は2倍になり、スタックの高さは1.8倍になり、積層ペアの厚みは0.86倍になっている。積層ペアはあまり薄くなっておらず、スタックの高さがどんどん伸びていることがわかる。エッチング技術と成膜技術の改良に依存していることがうかがえる。
今後はどうなるか。90ペアを超えるとスタックの高さは約5.5μmに増加し、積層ペアの厚みは約55nmに減少する。そして120ペアを超えるとスタックの高さは約7μmに増加する。積層ペアの厚みは約50nmに減る。
さらに140ペアを超えるとスタックの高さは約8μmに達する。積層ペアの厚みは45nm～50nmとなる。ワード線の厚みはほとんど減っていない、というよりも減らせない。これは良く理解できる。ワード線を薄くすると配線抵抗と配線容量が上昇するからだ。ここからは別の工夫が必要となるかもしれない。
想定を超えた多数の参加者を迎え、IMWの実行委員会はうれしい悲鳴を上げている。14日(月曜日)からはじまるテクニカルカンファレンスの会議室が、変更を余儀なくされる可能性が出てきたからだ。14日以降も会場では参加登録を受けつけているので、新規の登録者数によっては、会議室は大混雑となるかもしれない。いやすでに大混雑が確定しているのかもしれない。月曜日は、早めに会場入りしたほうが良さそうだ。