大規模集積回路の時代に突入したカーボンナノチューブ【後編】

VLSIシンポジウムでMassachusetts Institute of Technology(MIT)が発表した研究成果の概要

　次世代の半導体材料として期待されるカーボンナノチューブ(CNT : Carbon NanoTube)を使ったトランジスタ回路が、大規模集積回路(LSI : Large Scale Integrated circuits)の時代に突入した。この6月に京都で開催された半導体技術の国際学会「VLSIシンポジウム」で、数千個のカーボンナノチューブトランジスタ(CNFET : Cabon Nanotube FET)による集積回路の試作結果が2件、披露されたのだ。試作された2件のCNFET集積回路はいずれも、正常に動作した。

　2件の研究成果はいずれも、米国のMassachusetts Institute of Technology(MIT)によるものだ。1件は、1Kbit(1,024bit)のCMOS SRAMアレイを試作し、すべてのメモリセルが正常に動作するすることを確認した成果である(講演番号および論文番号T5-4)。回路を構成するCNFETの数は6,144個と過去に比べてもっとも多い。

　もう1件は、シリコンフォトダイオードのイメージセンサーに、金属配線のプロセスによってCNFETのCMOS回路をモノリシック積層した成果である(講演番号および論文番号T2-5)。CNFETの数は2,784個とこれも多い。CNFETのCMOS回路によって撮影画像のエッジをリアルタイムで検出してみせた。

大規模集積回路の性能はシリコンの10倍を期待できる

　CNTを使ったトランジスタが室温で初めて動作したのは、1998年5月のことである。トランジスタが動作してから約21年で、LSIが動作するまでに研究開発は進んだ。その道のりは、本稿の前編でご説明した(大規模集積回路の時代に突入したカーボンナノチューブ【前編】)。なお「大規模集積回路(LSI)」とは、「1,000個を超えるトランジスタで構成する回路」、と本稿では定義している。

カーボンナノチューブトランジスタ(CNFET)の研究史(概略のみ)。本稿の前編(大規模集積回路の時代に突入したカーボンナノチューブ【前編】)からまとめたもの。なお集積回路(IC)とは複数のトランジスタで構成した回路、中規模集積回路(MSI)とは100個を超えるトランジスタで構成した回路、大規模集積回路(LSI)とは1,000個を超えるトランジスタで構成した回路、とここでは定義している

　本稿の前編では、CNTのキャリア移動度と速度がシリコンよりも高く、10倍の移動度が期待できると述べた。これはCNTのトランジスタがシリコンよりも高速かつ低消費電力で動作することを意味する。

　それでは、プロセッサやメモリなどのLSIでは、どの程度の性能が期待できるのだろうか。LSIの性能は動作周波数と消費電力の両方から、検証する必要がある。消費電力エネルギー当たりの動作周波数(ゲート遅延時間の逆数)が、高いことが望ましい。

　LSIの性能を見積もるために良く使われる指標が、「消費エネルギーと遅延時間の積(EDP : Energy Delay Product)」である。EDPが低ければ、同じ動作周波数でも消費エネルギーが小さくなる。CNTを使ったトランジスタ(FET)で大規模なマイクロプロセッサを構築したときのEDPは、シリコンの最先端トランジスタによるマイクロプロセッサのEDPに比べ、約9分の1と低くなる。理論的には、このように見積もられている。

32bitの商用マイクロプロセッサを動作させたときに、シリコントランジスタ(Si/SiGe FinFET)とCNFETで消費エネルギー(サイクル当たり)と動作周波数を比較したもの。製造技術は5nm世代。理論的には、CNFETのマイクロプロセッサは「消費エネルギー遅延時間積(EDP)」がシリコンの9.3分の1と低い。Stanford University、imec、TSMCなどの共同研究グループが2018年11月に学会論文誌「IEEE Transactions on Nanotechnology」で発表した論文から

　「消費エネルギーと遅延時間の積(EDP)」が約9分の1というのは、動作周波数を3倍に高めても、消費エネルギーが3分の1で済む、という意味である。カーボンナノチューブの大規模集積回路に対する期待が小さくないことがうかがえる。

3層の金属配線プロセスでCNFETのSRAMセルを製造

　それでは、MITがVLSIシンポジウムで発表した研究成果の概要をご報告していこう。最初は、1,024bitのSRAMアレイを試作した研究成果である(講演番号および論文番号T5-4)。

　試作したSRAMアレイのメモリセルは、6個のトランジスタで構成されるCMOSタイプのセルである。メモリセルの回路図は、シリコンの一般的なSRAMセルと変わらない。製造技術も、シリコンのCMOSプロセスと互換である。直径が150mm(6インチ)のウェハを使って製造した。また材料はすべて、一般的なシリコンCMOSプロセスで使われている元素を使用しているとする。

　そして重要なのは、製造プロセスの温度が300℃以下と低いことだ。これはシリコンのMOS FET回路の上に、配線工程と同様にCNFETのSRAMをモノリシック積層できることを意味する。

　SRAMセルの回路図はシリコンと同じではあるものの、デバイス構造と製造工程はシリコンSRAMセルと大きく違う。シリコンウェハ上に3層の金属配線プロセスで作製した。第1層の金属配線(5nm厚のチタン(Ti)と45nm厚の白金(Pt))は電源線と接地線である。その上に高誘電体絶縁層(二酸化ハフニウム(HfO2))のスペーサがあり、さらにその上に第2層の金属配線(5nm厚のチタン(Ti)と70nm厚の白金(Pt))がくる。

　第2層の金属配線はワード線であり、ゲート電極でもある。その上にゲート絶縁膜(二酸化ハフニウム(HfO2))を積層する。それから半導体タイプのカーボンナノチューブ(CNT)分散液を塗布し、エッチングによってCNTのチャンネルを形成する。

　CNTのチャンネルには、第3層金属配線に相当するソース電極とドレイン電極が接続される。pチャンネルFETのソース/ドレイン電極はTi/Pt合金(2nm厚のTiと98nm厚のPt)、nチャンネルFETのソース/ドレイン電極はTi合金(厚さ100nm)である。それからpチャンネルFETのCNTチャンネル部を二酸化シリコン(SiO2)膜で封止し、チャンネルを保護する。そしてnチャンネルFETのCNTチャンネルを含めた全体をHfO2で覆う。

SRAMセルの概要。左上(a)は回路図。シリコンSRAMと同じ、一般的な回路構成である。中央(b)はカーボンナノチューブ(CNT)の構造図。中央上(c)はカーボンナノチューブトランジスタ(CNFET)の走査型電子顕微鏡観察像。チャンネル長は2μm。右(d)はSRAMセルの構造図。左下(e)はSRAMセルの断面図。金属配線(M1/M2/M3)の配色はSRAMセルの構造図に対応している。2019 VLSIシンポジウムの論文集から

試作したSRAMセルアレイのシリコンダイ。左上(a)はシリコンダイの走査型電子顕微鏡観察画像。右上(b)はセルアレイの一部を拡大した画像。8個のメモリセルに主要な配線層を色付けしている。左下(c)は金属配線の構造図。中央下(d)は1個のメモリセルの拡大図。主要な配線の色は左の構造図(c)に対応する。右下(e)はメモリセルの回路図。6個のトランジスタで1個のメモリセルを構成する。2019 VLSIシンポジウムの論文集から

SRAMセルの製造フロー。金属配線およびカーボンナノチューブの配色は、SRAMセルの構造図に対応している。2019 VLSIシンポジウムの論文集から

　試作したSRAMセルアレイは、1,024bitのセルがすべて正常に動作した。行列状のメモリセルアレイをチェッカーボード(市松模様)や逆チェッカーボードのパターン(隣り合うセルで「1」と「0」が交互に書き込まれるパターン)などを試した結果である。また同じメモリセルに対して1,000回の書き込みを繰り返しても、特性の変化はほとんど皆無だった。なお電源電圧は1.8Vである。

　読み書きの動作周波数は5kHzとかなり遅い。これはSRAMセルアレイが遅いのではなく、データ読み書きの周辺回路と測定回路を外付けしているためだという。試作したシリコンダイはセルアレイだけであり、デコーダ回路やセンスアンプ回路などの周辺回路は備えていない。こういった外付けの周辺回路と測定回路によってSRAMセルの動作周波数が制限されているとする。

撮影画像をリアルタイムで処理する3次元イメージセンサー

　続いてMITによるもう1件の研究成果をご紹介していこう。8×8画素のシリコンイメージセンサー層の上に、2層のCNFET回路層をモノリシックに積層した3次元大規模集積回路(3次元LSI)を試作した(講演番号および論文番号T2-5)。

　最下層(第1層)のイメージセンサー層はシリコンのフォトダイオードアレイである。中間層(第2層)のCNFET回路は単なるトランジスタ(pチャンネルMOS FET)で、フォトダイオードアレイのアナログ電流信号出力を、アナログ電圧信号に変換する。最上層(第3層)のCNFET回路は画像処理回路である。第2層のアナログ電圧信号を1bitのデジタル信号に変換し、撮影画像の輪郭(エッジ)を検出し、リアルタイムで出力する。

　ここで重要なことはおもに2つある。1つは3次元LSIの機能である。バッファメモリを介さずにリアルタイムで画像処理を実行することだ。バッファメモリが不要になることで、画像処理の高速化、コストと消費電力の削減を期待できる。もう1つは3次元LSIの製造プロセスである。製造には、直径150mm(6インチ)のシリコンCMOS製造ラインを使用しており、CMOSプロセスと互換性がある。またCNFET回路のプロセス温度は300℃以下なので、下層のシリコン回路の特性に悪影響をおよぼす懸念がほとんどない。3次元のLSIをモノリシックに積層するので、原理的にはウェハの張り合わせによる3次元化に比べ、トランジスタの密度が高くなる。

試作したシリコンダイの概要。左上(a)はシリコンダイ写真。左下(b)はシリコンダイの一部を光学顕微鏡によって拡大観察した画像。中央下(c)はイメージセンサーによる撮影画像の輪郭(エッジ)を検出するCNFET回路と、イメージセンサーの電流出力を電圧出力に変換するCNFET。右下(d)はCMOSインバータの観察像。右下(e)はCNFETの構造模式図(上)とチャンネルのCNTを走査型電子顕微鏡で観察した画像(下)。右上(f)は回路図の概略。青色が第1層、緑色が第2層、赤色が第3層に対応する。右中央(g)は3次元構造の模式図。2019 VLSIシンポジウムの論文集から

試作したシリコンダイの製造フロー。はじめはシリコンウェハにフォトダイオードアレイを作製する。その上に層間絶縁膜を形成し、CNFET回路(pチャンネルCNFET回路)を作製する。さらに層間絶縁膜を形成し、CNFET回路(CMOS回路)を作製する。リソグラフィには、紫外線レーザー直接描画装置「MLA-150」を使用した。また金属配線は電子ビーム蒸着とリフトオフによって形成している。CNTチャンネルの形成はSRAMアレイの製造と同様に、半導体タイプのCNT分散液を塗布する方式である。2019 VLSIシンポジウムの論文集から

　試作したシリコンダイを動かして、画像のエッジをリアルタイムに検出できることを確かめた。イメージセンサーの上にマスクをかぶせ、斜め方向のエッジや台形のエッジ、三角形のエッジなどを検出してみせた。

試作したシリコンダイの8×8画素イメージセンサーに黒いマスクをかぶせ、マスクのエッジを白いドット(画素)として検出した。左上から右下に向かって説明する。(a)マスクで完全に覆った場合と(b)マスクがない場合は、いずれもエッジを検出していない。(c)～(h)は1本の直線状のエッジが出るようにマスクでおおった場合。(i)と(j)は2本の直線状のエッジが出るようにマスクをかぶせた場合。(k)は台形、(l)は三角形のエッジが出るようにマスクした場合。 2019 VLSIシンポジウムの論文集から

　次世代の半導体材料として期待されるカーボンナノチューブ。今後はシリコンのイメージセンサーにCNFETのメモリやロジックなどを積層する、CNFET回路の動作速度を測定する、回路を大規模にする、といった展開が考えられる。研究における今後の発展が楽しみだ。