NANDフラッシュは、いよいよワンチップ16GBが当たり前の時代に!?

　米サンフランシスコで2月19日～23日まで開催された半導体の回路設計カンファレンス「ISSCC(IEEE International Solid-State Circuits Conference) 2012」で、NANDの大容量化の道筋が見えてきた。

　今回のISSCCでは、大手NANDベンダーのSamsung Electronicsと東芝/SanDiskが、それぞれ20nm以下の最新プロセスでのNANDチップを発表した。しかし、どちらも主力となる2bits/CellのMLC(Multi-Level Cell)では、64Gbitチップの発表に留まった。つまり、MLCは2x nmプロセス世代と同じ容量で、倍容量の128GbitはMLCでは発表されなかった。128Gbit MLCを発表しているのは、現状ではIM Flash Technology(IMFT)だけとなり、主流はまだ64Gbitに留まる見通しだ。東芝/SanDiskはISSCCで128Gbitチップを発表したが、3bits/CellのTLC(Triple-Level Cell)だった。TLCは、書き換え可能回数などの制限から、用途が限られるため、今のところ主流にはなりえない。

NANDフラッシュの容量とプロセス技術(PDF版はこちら)

Samsungのサブ20nmプロセスの64Gbit MLC NANDチップ

東芝/SanDiskの128Gbit TLC NANDチップ

　上はNANDの主流チップの容量の遷移だ。現在は20～19nm(1x nm)のプロセス世代が登場しつつあるところだ。概観するとわかるように、2007年前後の16Gbitまでは、SLC(Single-level Cell)からMLCへの移行も含めてほぼ1年強で移行してきた。これが、1年でNAND容量が2倍になるという『ファンの法則(Hwang's Law)』の時代だった。その時代のトレンドは下のようだった。

容量と価格と生産量のトレンド(PDF版はこちら)

　ところが、16Gbitあたりで、容量増大が鈍化し始めた。一時はこのまま大容量化が鈍化するかと思われたが、ある程度ペースは戻り64Gbitまで到達した。それが現在の状況だ。しかし、128Gbit NANDが、20～19nm世代で主流にならないとすると、やはり、NANDの大容量化のペースはある程度鈍化したままとなる。

　ただし、それでも、依然としてムーアの法則と同等かそれ以上のハイペースは保っている。以前のファンの法則の時代が異常だっただけで、半導体製品としては、いまだにNANDは大容量化の優等生で、他のメモリ技術を寄せ付けていない。その点では、大容量化がムーアの法則より鈍化して、新不揮発性メモリにひたひたと追い上げられているDRAMとは大きな違いがある。

　ちなみに、SSDのスペックシートには以前から128Gbitチップがあると思うかも知れない。しかし、それはダイを積層したパッケージであり、単体のダイでの容量ではない。単体ダイでは、図のような刻みで容量が増えてきている。NANDの大容量化の動向を、より詳しくダイサイズ(半導体本体の面積)で見てみると次のようになる。

　ISSCCでの発表を見ると、東芝の19nmプロセスの64Gbit MLC NANDのダイが112.8平方mm、Samsungのサブ20nmプロセスの64Gbit MLC NANDのダイが109.5平方mm。昨年(2011年)、IMFTが昨年(2011年)発表した20nmプロセスの64Gbit MLC NANDは118平方mmで、ある程度の違いはあるがほぼ近いレベルに揃う。このサイズは、NANDとしてはどの程度の大きさなのか。下が、これまでに発表された主要なNANDチップのダイサイズを、時間軸で並べたものだ。おおよその量産時期または量産予測時期に配置してある。

NANDフラッシュのプロセス技術とダイサイズ時間軸(PDF版はこちら)

　この図では、同じ容量帯のNANDチップを同じ色で塗ってある。例えば、グリーンのチップは64Gbitチップ、水色が32Gbitチップ、イエローが16Gbitチップ、薄いレッドが128Gbitチップだ。枠線はメモリ種類を表しており、水色が2bits/CellのMLC、レッドが3bits/CellのTLC、紫が4-bit MLC、グレーがSLCとなっている。ISSCCで発表されたチップは、東芝/SanDiskの64Gbit MLCが右下のグリーンで、128Gbit TLCがその上のレッドだ。IMFTの128Gbit MLCはダイサイズが公開されていないため、図中にはない。

　これを見ると、歴史的にNANDは100平方mm前後から170平方mm前後までのサイズをスィートスポットのダイとしてきたことがわかる。発表ベースだと巨大ダイもあるが、実際に市場に出た製品は、ほぼこのサイズに収まっている。逆を言えば、このレンジのサイズでなければ、NANDのコストは経済的に成り立たない。

　ISSCCで発表された東芝/SanDiskの19nmプロセスの128Gbit TLC NANDも170.6平方mmと、きちんとこのサイズに収まるサイズになっている。一方、IMFTは、128Gbit MLC NANDのダイサイズを発表していないが、おそらくスィートスポットのサイズを越えると思われる。20～19nmでは、MLCでは128Gbitは、経済的にメインストリームのダイサイズに納めることができないと推測される。フィットするのはTLCでの128Gbitまでのようだ。

　スィートスポットの制約がきついのは、NANDは最近まで、チップを高価格で売れる市場がなかったからだ。DRAMの場合は、高価格で売れるサーバー用に大型ダイがありえたが(最近はスタックでDRAMも大型ダイは成り立たなくなっている)、NANDは最近まで高価格をつけられるサーバー用SSDという市場がなかった。しかし、IMFTは、NANDベンダーの中では、特にエンタープライズSSD市場にフォーカスしているため、スィートスポットのサイズを越えるサイズであっても商品化する意味があると見られる。

　ちなみに、スィートスポットのサイズは市場でのNAND価格によって変化する。現在は、NAND価格の下落が続いているため、スィートスポットが下へと遷移しつつあると思われる。

　ダイサイズの縮小の最大の原動力はプロセス技術の微細化だ。下の図は、プロセスの刻みで各チップのダイを並べ変えたものだ。世代は基本は70%シュリンクとしてあり、中間的なプロセス世代が入る場合は、1世代を図中で2分割している。ロジックプロセスのようにきれいに70%刻みになっていない場合もあるが、一応の目安にはなる。

NANDフラッシュのプロセス技術とダイサイズ、プロセス刻み(PDF版はこちら)

　並べてみると、プロセスが1世代進むと同程度のサイズのダイでほぼ2倍の容量となっていることがわかる。このペースなら、10nm台の中盤のプロセス(図中で言う1y nmプロセス)になれば、どのメーカーも、128Gbit MLCがスィートスポットのダイサイズに入ってくるだろう。

　また、現状のダイサイズとプロセスの関係が、5xnmから4xnmへと移行した時と似ていることもわかる。5xnm台では大きめだったダイが、4xnmでスィートスポットの下の方のサイズにはまった。それと同じように、2xnmで大きめだったサイズが、20～19nmでスィートスポットの下に来ている。

　こうしてみると、プロセスの移行は順調に推移してきたように見えるが、じつはそうではない。本来なら、NANDのプロセス微細化は、4xnmあたりからスローダウンする見込みだった。

　ところが、プロセス技術で優位に立とうとするIntel-MicronのIMFTが、3xnmプロセスから微細化を急いだために、再び業界全体がスピードアップした。IMFTにひきずられるように、20～19nmプロセスまでたどり着いた。もっとも、これまでは、IMFTのチップは、微細化しても他の大手よりもダイが大きいため、微細化の利点を完全には活かすことができていなかった。また、Samsungや東芝は、微細化ペースを早めたものの、IMFTほどのペースにはなっていない。

　プロセス技術とダイサイズの関係は、メモリ密度を指標にするとわかりやすい。下はダイ面積に対するメモリ容量の密度を縦軸にしたチャートだ。世代が進むと、メモリ密度は倍々になって行く。グレーの1bit/CellのMLCに対して、水色の2bits/CellのMLCは2倍の密度、レッドの3bits/CellのTLCはMLCの1.4倍の密度、紫の4bits/MLCはTLCのさらに1.4倍密度だ。この4ラインが並んで、プロセス世代毎に2倍のペースで容量が増えて行く。

NANDフラッシュのプロセス技術と密度(PDF版はこちら)

　図の右上の端にあるグリーンのボックスが、今回ISSCCで発表された東芝/SanDiskの64Gbit MLCだ。図の中でグリーンの帯が64Gbitチップをスィートスポットのダイサイズで製品化するのに適した密度だ。ISSCCの東芝/SanDisk 64Gbit MLCチップは、ちょうどグリーンの帯の上の端に位置することがわかる。

　しかし、水色のボックスのMLCは、まだ128Gbitチップの生産に適したメモリ密度のレッドの帯に到達していない。それに対して、TLCでは、右上のレッドのボックスで示したISSCCの東芝/SanDisk 128Gbitチップがレッドの帯に入っている。ここまでを見ると、20～19nmは、MLCが64Gbitチップの密度にまだ留まっており、TLCがちょうど128Gbitチップの域に達したところだ。

　NANDのチップの小型化とメモリ密度の向上は、プロセス微細化だけで成し遂げられているわけではない。例えば、東芝は今回、職人芸的にダイを小さくする過程を、ISSCCで公開した。

　東芝/SanDiskは今回の64Gbitチップでは、従来の2プレーンのアレイ構成をやめて、シングルアレイ構成に切り替えた。下の横長のチップが昨年(2011年)のISSCCで発表した24nmプロセスの64Gbit MLCチップだ。

2012年に東芝/SanDiskが発表した19nmプロセスの64Gbit MLCチップ

2011年に東芝/SanDiskが発表した24nmプロセスの64Gbit MLCチップ

　見ての通り2つのセルアレイに分かれている。それに対して、縦長の写真が今年(2012年)発表した19nmプロセスの64Gbit MLCチップで、こちらはアレイが1つになり、ペリフェラル部が2辺にまとめられている。従来アーキテクチャなら117.3平方mmのダイサイズになったところを、アーキテクチャを変えることでペリフェラル回路などを削り、112.8平方mmに縮小したという。もちろん、ページサイズの増大などのトレードオフもあるが、それ以上にダイサイズの縮小が求められていることがわかる。

　今回の発表から全体の流れを見ると、NANDの大容量化は、ファンの法則の時代のハイペースには戻らないものの、一定のペースで続いていることがわかる。ただし、微細化が進むにつれて開発のハードルは高くなっており、微細化が行き詰まった先の、3D NANDや後継不揮発性メモリの話題が業界を賑わしている。