【ISSCC 2012レポート】
東芝/SanDiskが開発した128Gbitの超大容量NANDフラッシュ

ISSCCカンファレンスの休憩時間。宴会場ロビーは人込みでごったがえしている

カンファレンス会期:2月20日〜22日(現地時間)

会場:米国カリフォルニア州サンフランシスコ Marriott Hotel



 SanDiskと東芝は、記憶容量が128Gbitと過去最大容量のNANDフラッシュメモリを共同で開発したと発表し、その技術内容をISSCC 2012で公表した(Y. Liほか、講演番号25.8)。このシリコンダイ1枚で、16GBのUSBメモリやmicroSDXCカードなどを実現できることになる。

 記憶方式は1個のメモリセルに3bitのデータを格納する3bit/セル(TLC)方式である。製造技術は19nmと微細なCMOSプロセス、3層金属配線。シリコンダイ面積は170.6平方mmであり、記憶容量を考慮するとかなり小さい。1Gbitあたりのシリコンはわずか1.33平方mmである。

 試作した128Gbitチップの性能はプログラム(書き込み)のスループットが18MB/secと高い。入出力ピン当たりのデータ転送速度は400Mbpsである。電源電圧はコアが2.7〜3.6V、IOが1.8V。ページサイズは16KBとやや大きい。

 3bit/セル方式では、メモリセルに7通りのしきい電圧を書き込む必要がある。しきい電圧を精密に制御しなければならない。このため、プログラムを3段階に分けるとともに、2ステップ目で粗く7通りに分けたしきい電圧を、3ステップ目で微調整してきちんと区分けするようにした。またプログラム時にはセルが85℃と高温になるのに対し、読み出し時は30℃と低い温度になるため、しきい電圧にばらつきが生じる。このことを考慮して温度センサーを内蔵し、温度センサーのデジタル出力で読み出しワード線の電圧をきめ細かく調整している。

128Gbit NANDフラッシュメモリのシリコンダイ写真。シリコンダイ面積は170.6平方mm
128Gbit NANDフラッシュメモリの主な仕様(製品仕様ではない)
3bit/セル(TLC)方式のプログラム手順。3段階にわけて7通りのしきい電圧をセットする

 なお128GbitのNANDフラッシュメモリの開発発表そのものは、今回が初めてではない。昨年(2011年)の12月には、IntelとMicron Technologyが128Gbit NANDフラッシュメモリを共同開発したことを報道機関向けにアナウンスしている。ただしこのチップのシリコンダイ面積、技術内容や製品仕様などは明らかになっていない。

●20nmを切る微細加工を駆使した64Gbitフラッシュ

 SanDiskと東芝はまた、2011年4月に開発を発表した64Gbit NANDフラッシュメモリの技術内容をISSCC 2012で公表した(N. Shibataほか、講演番号25.1)。製造技術は19nmのCMOS、3層金属配線。記憶方式は1個のメモリセルに2bitのデータを記憶する2bit/セル(MLC方式)である。シリコンダイ面積は112.8平方mmとかなり小さい。

 試作した64Gbitチップの性能はプログラム(書き込み)時のスループットが15MB/sec、入出力ピン当たりのデータ転送速度は400Mbpsである。電源電圧はコアが2.7V〜3.6V、IOが1.8V。ページサイズは16KBである。

 2bit/セル(MLC方式)では、メモリセルに3通りのしきい電圧を書き込む。従来はしきい電圧の低いメモリセルを先に書き込んでから、しきい電圧の高いセルを書き込んでいた。この手順でしきい電圧の低いセルと高いセルが隣接していると電気的結合によって、先に書き込んだメモリセルのしきい電圧が高電圧側にずれてしまう。そこで先にしきい電圧の高いメモリセルを書き込み、その後でしきい電圧の低いセルを書き込むようにした。しきい電圧の低いセルを書き込むときの電圧値は低めなので、先に書き込んだメモリセルのしきい電圧は、あまりずれない。このようにして隣接セル間の干渉を減らした。

64Gbit NANDフラッシュメモリのシリコンダイ写真と主な仕様(製品仕様ではない)

 Samsung Electronicsも、64Gbitの大容量NANDフラッシュメモリの技術内容をISSCC 2012で発表した(D.Leeほか、講演番号25.5)。製造技術は1Xnm(Samsungは「Sub-20nm」と表記)のCMOS、3層金属配線。記憶方式は1個のメモリセルに2bitのデータを記憶する2bit/セル(MLC方式)である。シリコンダイ面積は109.5平方mmとこれもかなり小さい。

 試作した64Gbitチップの性能はプログラム(書き込み)のスループットが25MB/sec、入出力ピン当たりのデータ転送速度が533Mbpsである。電源電圧はコアが2.7V〜3.6V、IOが1.7V〜1.95V。ページサイズは8KBである。

 このチップも東芝らの試作チップと同様に、隣接セル間の干渉を抑えるための工夫を盛り込んでいる。プログラムでは手順を4段階に分け、まずしきい電圧の高いセルと中くらいのセルを粗く書き込む。それからしきい電圧の低いセルを精密に書き込み、次いでしきい電圧の中くらいのセルを精密に書き込み、最後にしきい電圧の高いセルを精密に書き込む。

 またセルストリングスを2つのグループに分け、プログラム中の電圧パルス印加の繰り返しで最後の数回だけは、2つのグループを交互に書き込むことで隣接セル間の電気的結合を弱めた。

64Gbit NANDフラッシュメモリのシリコンダイ写真
64Gbit NANDフラッシュメモリの主な仕様(製品仕様ではない)

●性能を犠牲にしてもコストを下げる

 NANDフラッシュメモリは過去、記憶容量当たりの価格(ビットコスト)を下げることで市場規模を拡大してきた。価格下落の勢いは一時に比べると弱くなったものの、依然として下がり続けている。例えばSamsung Electronicsは2011年第2四半期に対前期比で市場価格は22%下落し、同年第3四半期には対前期比で15%下落したと決算発表で説明した。仮に四半期ごとの値下がりが1割に留まったとしても、1年後には元の価格の65%に下がる。すなわち35%引きである。値下がりが15%だと、1年後には価格は52%に下がる。すなわち半値である。

 このように市場トレンドが厳しいことがあらかじめ分かっているため、NANDフラッシュメモリの開発企業はシリコンダイ面積をさらに縮小しようと(言い換えると製造コストをさらに下げようと)している。64Gbit品でみると、およそ1年ほど前に学会発表されたシリコンダイの面積は144平方mm〜167平方mmだったのが、今回のISSCCで発表されたシリコンダイではおよそ110平方mmに縮小されている。

NANDフラッシュメモリ(32Gbit MLC NAND)の価格推移。Samsung Electronicsの決算発表資料から
64Gbit以上の大容量NANDフラッシュメモリの概要(国際学会などで公表された試作チップ)

 シリコンダイの面積を縮小できた最大の理由は、微細化だ。24nm〜27nmだった最小加工寸法を、19nmあるいは1Xnmといった20nm未満にまで進めた。仮に25nm技術を20nm技術に縮小したとすると、単純計算ではシリコンダイ面積は64%に減る。

 ところが、単純には寸法を縮小できないのが現在の最先端NANDフラッシュメモリだ。隣接セル間の電気的結合によるしきい電圧の変動が、性能を犠牲にし始めている。ISSCC 2012における各社の講演から明確に分かるのは、隣接セル間の干渉を抑制するために、プログラムの手順が複雑になり、時間のかかるものになっているということだ。

 一見するとプログラムのスループットは向上し、性能は高くなっているように見えるかもしれない。しかし実情は異なる。スループットは最大値であり、実効値ではない。実効値はかなり低くなっているとの懸念がある。

 もちろんそんなことは、NANDフラッシュメモリの開発企業は承知しているはずだ。それでも製造コストの低減を追い求めなければならないところに、NANDフラッシュメモリがおかれた現実がある。

 最先端のNANDフラッシュメモリが犠牲にした性能は、どこかで補わなければならない。その役目を負うのは、コントローラLSIとドライバソフトウェアということになるのだろう。

(2012年 2月 23日)

[Reported by 福田 昭]