Intelの新型2.5DパッケージやMicronとソニーの強誘電体メモリなどが注目のVLSIシンポジウム

VLSIシンポジウムの参加登録受付カウンター付近の様子。6月18日午前8時すぎに筆者が撮影したもの。ショートコース(技術講座)を開催した前日と同様に、混雑していない。参加者の多くは前日夕方のレセプションが始まる前に、受付を済ませたものと思われる

　半導体のデバイス・プロセス技術と集積回路技術に関する最先端の研究開発成果を披露する国際学会「VLSIシンポジウム(2024 IEEE Symposium on VLSI Technology and Circuits)」が、2024年6月16日(現地時間)に始まった。会場は2022年(前回のハワイ開催)と同じ、米国ハワイ州ホノルルのリゾートホテル「Hilton Hawaiian Village」である。

　16日～17日のプレイベントを経て、18日にはメインイベントの技術講演会(テクニカルカンファレンス)がスタートした。

技術講演会に先駆けて実施されるプレナリーセッション(基調講演)の会場。現地時間6月18日午前8時すぎに筆者が撮影したもの

　VLSIシンポジウムの全体像はすでに本誌でレポートした。本レポートでは、メインイベントで発表される数多くの研究成果の中から、実行委員会が選出した注目講演(ハイライト講演)をご紹介する。具体的には、シンポジウムを構成する2つの分野、「デバイス・プロセス技術分野」(「テクノロジー」分野あるいは「技術」分野と呼ぶことが多い)と、「回路技術分野」(「サーキット」分野あるいは「回路」分野と呼ぶことが多い)に分けて説明する。

　「回路技術分野」の注目講演は、すでに本誌でレポートした。ここでは残る「デバイス・プロセス技術分野(テクノロジー分野)」の注目講演(注目論文)を紹介する。なお、2024年4月19日(日本時間)に日本の報道機関・記者向けの説明会が事前に開催されており、このときに配布されたスライドと、公式Webサイトに掲載されたプログラムなどの情報を参考にした。あらかじめご了承されたい。

「Intel 3」プロセス、2.5Dパッケージ「Foveros」の改良版などが登場

　「デバイス・プロセス技術分野」では、分野別に「CMOSロジックの最新および次世代デバイス・プロセス技術」から5件、「次世代メモリ技術」から4件、「全酸化物材料トランジスタ技術」から1件、「熱影響を考慮したオングストローム世代のPPA性能評価」から1件の合計11件を注目論文に選んだ。

「デバイス・プロセス技術分野」の注目論文まとめ。「CMOSロジックの最新および次世代デバイス・プロセス技術」(5件)、「次世代メモリ技術」(4件)、「全酸化物材料トランジスタ技術」(1件)、「熱影響を考慮したオングストローム世代のPPA性能評価」(1件)に分類して合計11件を選んだ。2024年4月19日に開催された記者会見の資料から

　「CMOSロジックの最新および次世代デバイス・プロセス技術」では、Intelの最先端量産プロセス「Intel 3」の技術概要(番号T1-1)、Intelの2.5次元(2.5D)パッケージング技術「Foveros」に高密度MIMキャパシタを作り込んだ開発成果(番号T9-1)が注目論文に選ばれた。

Intelが開発した最先端量産プロセス「Intel 3」の技術概要(番号T1-1)。2024年4月19日に開催された記者会見の資料から

Intelが開発した2.5次元(2.5D)パッケージング技術「Foveros」でシリコンインターポーザ(ベースダイ)に高密度のMIMキャパシタを作り込む(番号T9-1)。2024年4月19日に開催された記者会見の資料から

　また、Samsung Electronics(以降はSamsungと表記)の自己整合直接裏面コンタクトおよび裏面ゲートコンタクトを備える3次元積層トランジスタ(CFET)技術(番号T1-2)、IBM Researchの2nmナノシートFET向け裏面電源供給技術(番号TSF2-3)、TSMCなどの共同研究チームによる2次元遷移金属ダイカルコゲナイド(MoS2)チャンネルトランジスタの微細化技術(番号T1-4)も選ばれた。

Samsung Electronicsが開発したCFET(3次元積層トランジスタ)に自己整合直接裏面コンタクトおよび裏面ゲートコンタクトを組み合わせる技術(番号T1-2)。2024年4月19日に開催された記者会見の資料から

IBM Researchが開発した2nmナノシートFET向け裏面電源供給技術(番号TSF2-3)。2024年4月19日に開催された記者会見の資料から

TSMCなどの共同研究チームによる2次元遷移金属ダイカルコゲナイド(MoS2)チャンネルトランジスタの微細化技術(番号T1-4)。2024年4月19日に開催された記者会見の資料から

3D NANDフラッシュの高層化を支援するワード線のエアギャップ絶縁

　続いて「次世代メモリ技術」では、Micron Technology(以降はMicronと表記)の3D NANDフラッシュメモリセル薄型化技術(番号T1-3)、同じくMicronの強誘電体不揮発性DRAM向け微細トランジスタ技術(番号T17-2)、SK hynixのセレクタオンリーメモリ(SOM)技術(番号T1-5)、ソニーセミコンダクタソリューションズなどの共同研究グループによる強誘電体不揮発性SRAM技術(番号T2-1)が注目論文に選ばれた。

Micron Technologyが開発した3D NANDフラッシュメモリセル薄型化技術(番号T1-3)。積層ワード線間の層間絶縁膜にエアギャップを導入してワード線の寄生容量を下げるとともに、電荷捕獲領域をセルごとに分離して隣接セル間の干渉を抑えた。2024年4月19日に開催された記者会見の資料から

Micron Technologyが開発した強誘電体不揮発性DRAM向け微細トランジスタ技術(番号T17-2)。デュアルゲートの薄膜トランジスタ技術によって4F2(F2は設計ルールの2乗)サイズと小さなセル選択トランジスタを実現した。2024年4月19日に開催された記者会見の資料から。なお資料では番号が「T16-2」となっているのは、誤りあるいはプログラムに変更が生じたためだと思われる

SK hynixが開発したセレクタオンリーメモリ(SOM)技術(番号T1-5)。ハーフピッチが16nmとSOMとしては微細なクロスポイント構造のメモリセルアレイを試作した。2024年4月19日に開催された記者会見の資料から

ソニーセミコンダクタソリューションズなどの共同研究グループによる強誘電体不揮発性SRAM技術(番号T2-1)。1個のセル選択トランジスタと1個のHZO系強誘電体キャパシタによる1T1Cセル方式を採用して16Kbitの不揮発性SRAMマクロを試作した。130nm技術による製造歩留まりでは100%を達成している。2024年4月19日に開催された記者会見の資料から

1nm世代と0.5nm世代のロジック性能評価に温度変化の影響を取り込む

　「全酸化物材料トランジスタ技術」では、パデュー大学とSamsungの共同研究チームによるインジウム酸化物(In2O3)材料の3次元垂直集積化技術(番号T4-1)が注目論文に選ばれた。インジウム酸化物の薄膜チャンネルと厚膜ゲート電極で縦型のトランジスタを構成する。成膜には原子層堆積(ALD:atomic layer deposition)技術を駆使した。

パデュー大学とSamsungの共同研究チームによるインジウム酸化物(In2O3)材料の3次元垂直トランジスタ技術(番号T4-1)。2024年4月19日に開催された記者会見の資料から

　「熱影響を考慮したオングストローム世代のPPA性能評価」では、imecが開発した熱的影響(温度変化の影響)を取り込んだ論理ブロックのPPA(性能、電力、シリコン面積)評価手法が注目論文(番号T5-4)に選ばれた。10A世代(1nm世代)のナノシートFETと5A世代(0.5nm世代)のモノリシック相補型FET(CFET)を対象にPPAを評価してみせた。

imecが開発した熱的影響を取り込んだ論理ブロックのPPA(性能、電力、シリコン面積)評価手法(番号T5-4)。2024年4月19日に開催された記者会見の資料から

　このほかにも興味深い研究開発成果が少なくない。機会があれば現地レポートでご報告するので期待されたい。