東芝、ブリッジチップとPAM4リングバスでSSDを高速/大容量化する技術

　東芝メモリ株式会社は22日、高速/大容量SSDを実現するためのブリッジチップを開発したと、ISSCC 2019で発表した。

　SSDではコントローラに多くのフラッシュメモリが接続されている。1つのインターフェイスに多くのフラッシュメモリを接続すると動作速度が低下するため、接続できるフラッシュメモリの数は限られる。そのため、大容量化には多数のインターフェイスが必要となるが、信号線の数が増加し、配線をSSDの基板上に実装することが難しくなる。

　同社はこの問題を解決するために、コントローラとフラッシュメモリのあいだに挿入するブリッジチップを開発。ブリッジチップとコントローラをリング状のデイジーチェーンで接続するとともに、PAM4(4値のデータ転送方式)を用いて、ブリッジチップのPLLを不要にするためのジッタ特性の改善技術を採用した新しい方式を組み合わせた。

　デイジーチェーン方式を用いることで、ブリッジチップ内で必要となる送受信器の数を2対から1対に削減でき、チップ面積を減らせる。また、PAM4方式では、ブリッジチップ内の回路の動作速度を低減でき、送受信器に必要な性能を緩和。さらに、PAM4の特性を利用した新規のCDR(Clock Data Recovery)によりジッタ特性を改善し、PLL不要とした。

　これにより、ブリッジチップによるオーバーヘッドを少なくしつつ、少ない信号線で多くのフラッシュメモリを高速動作させることに成功した。

　今回のブリッジチップの試作は28nm CMOSプロセスで製造され、ブリッジチップ4個とコントローラをリング状にデイジーチェーン接続し評価した結果、すべてのブリッジチップとコントローラで、良好な25.6GbpsのPAM4通信と、10 -12 以下のビット誤り率を得られることが確認できたとしている。

　今後はブリッジチップのさらなる高性能化、小面積化、低消費電力化を目指し、これまでにない高速/大容量SSDを実現するとしている。