福田昭のセミコン業界最前線

Samsungが次世代のDRAMとNANDフラッシュを展望。国際メモリワークショップが開幕

コロナ禍後の低迷から、2024年(前回)のソウル開催で完全復活

IMW 2025の会場である米国カリフォルニア州モントレーのリゾートホテル「Portola Hotel & Spa at Monterey Bay」。現地時間5月18日に筆者が撮影

 半導体メモリ技術の研究開発に関する国際学会「国際メモリワークショップ(IMW : IEEE International Memory Workshop)」が米国カリフォルニア州モントレーで始まった。正式名称は「2025 IEEE 17th International Memory Workshop」、略称は「IMW 2025」である。開催期間は2025年5月18日~21日(現地時間)を予定する。開催概要は本コラムの前回でご報告したので、スケジュールやサブイベントなどについてはそちらを参照されたい。

 5月19日(月曜)にはメインイベントである技術講演会が始まった。最初はチェアパーソンによる恒例の開会挨拶(オープニング・リマークス)である。総合チェアパーソンを務めるHaitao Liu氏(Micron Technology)が挨拶に登壇した。

開会挨拶のスライド1枚目。主要な4名のチェアパーソンが紹介された

 Liu氏は始めに、IMW(国際メモリワークショップ)の主要な沿革を説明した。1976年に始まった古参の国際学会「NVSMW」と、その後に始まった国際学会「ICMTD」が2008年に統合すると決まり、2009年に初回のIMWが米国カリフォルニア州モントレーで開催された。今年(2025年)は第17回であり、前身のNVSMWから換算すると49年目となる。

IMW(国際メモリワークショップ)の主要な沿革。開会挨拶のスライドから

 続いて最近の開催状況を振り返った。「コロナ禍」(Covid19の世界的な流行)によって2020年と2021年のIMWはバーチャル開催を余儀なくされた。2022年にリアル(開催地はドイツのドレスデン)とバーチャルのハイブリッド開催となったものの、参加者のおよそ半分がバーチャル参加となり、リアル参加の割合は多くなかった。

 2023年にはモントレーのリアル開催となったものの、半導体メモリ市場の景気後退などの影響で参加者数は小規模に留まった。続く2024年の韓国ソウル開催では、およそ350名という過去最高クラスの参加者を集めた。完全復活したと言えよう。

2020年~2025年のIMW開催状況。開会挨拶のスライドから

投稿論文数は前年とほぼ同じ71件、採択率は45%

 2025年の投稿論文件数は71件である。前年の72件とほぼ変わらない。前回のモントレー開催(2023年)では投稿件数が59件だったので、同じ開催地での単純比較では12件の増加とかなり上昇したことになる。

投稿論文数の推移(2009年~2025年)。開会挨拶のスライドから

 口頭講演(技術講演)に採択された論文の件数は18件、ポスター発表に採択された論文の件数は15件で、前年と変わらない。口頭講演の採択率は25%とかなり低い。口頭講演とポスター発表を合計した採択率は45%となり、投稿の半分近くが採択されている。

投稿論文数と採択論文数(口頭講演のみ)、採択率(口頭講演)の推移(2009年~2025年)。過去の開催記録を筆者がまとめたもの
口頭講演の採択率と全体(口頭講演とポスター発表の合計)の採択率の推移(2009年~2025年)。開会挨拶のスライドから

分野別の発表数トップは「フラッシュ」、地域別トップは「アジア」

 採択された論文(口頭発表とポスター発表の合計)の分野別割合では、「フラッシュメモリ」が最も多く28%を占める。昨年は28%だったので変わらない。次いで「次世代メモリ(強誘電体、抵抗変化、磁気抵抗変化、スピン注入磁気抵抗変化、など)」が21%を占める。それから「インメモリコンピューティングとニューロモルフィック」が19%、「DRAM」が15%と続く。

発表論文(ポスター発表を含む)の分野別内訳と地域別内訳。開会挨拶のスライドから

 地域別では「アジア」が最も多く45%を占める。次いで「米国」が35%と多い。両地域で80%を占める。「欧州」は18%とあまり多くない。

IMW 2025のスポンサー(協賛企業)一覧。前回の16社から、今回は17社に増えた。開会挨拶のスライドから

基調講演でDRAM技術とNANDフラッシュ技術の動向を解説

 開会挨拶の後は、恒例の基調講演(招待講演)セッションとなる。今年は3件の基調講演が実施された。その中で、Samsung Electronicsによる次世代DRAMと次世代NANDフラッシュメモリに関する講演(講演番号および論文番号1.2)の概要を紹介しよう。なお以降は、Samsung Electronicsを「Samsung」と表記する。

 Samsungの講演は、前半がDRAM、後半が3D NANDフラッシュに分かれていた。DRAMパートではまず、過去におけるDRAMセルの進化を振り返った。

 1990年代のセル選択トランジスタ(セルトランジスタ)にはプレーナ型のnチャンネルMOS FETが標準的に採用されていた。しかし2000年代に入ると、短チャンネル効果とオフリーク電流が無視できなくなる。チャンネル長を短くせずに、横方向(水平方向)を微細化したトランジスタ構造が考案され、DRAMセルトランジスタに採用されるようになった。リソグラフィ技術の微細化に伴い、DRAMセルの面積を継続して縮小できた。

 並行して2010年代にはDRAMセルアレイのレイアウトが改良された。DRAMセルの大きさは、設計ルール(あるいは最小加工寸法)「F : Feature size」の寸法によって比較する。原理的に最も小さなセルは、2F(縦方向の寸法)✕2F(横方向の寸法)=4F2であるものの、実現は極めて難しい。

 2010年代にはDRAMセルアレイのレイアウトを改良することにより、セル面積を従来の「8F2」から、「6F2」に縮小できた。同じ加工寸法でも、セル面積を25%削減したことになる。現在でもこの「6F2」レイアウトが、大容量DRAMに標準的に使われている。

DRAMセルの進化(1990.年代~2030年代)。SamsungがIMW 2025で公表した論文(論文番号1.2)から

 「6F2」レイアウトでは、ワード線とチャンネルを基板に埋め込むことでセルトランジスタの面積を削減している。ソースとドレインは水平方向(横方向)にレイアウトされる。セルトランジスタの縦方向(垂直方向)の構造は、基板側からワード線(WL)、チャンネル、ビット線コンタクト(BLC)および電荷蓄積ノードコンタクト(SNC)、ビット線、セルキャパシタとなる。ワード線のピッチは2F、ビット線のピッチは3Fである。

 10nm世代(1X世代以降)のDRAMセルは、基本的には上記の構造を維持したまま、キャパシタ構造やワード線材料などを改良することで7つもの世代を継続してきた。順番に「1X→1Y→1Z→1A→1B→1C→1D」世代と呼ばれる。しかし次世代である「0A」世代(10nm未満の第1世代)では「6F2」レイアウトを維持できず、「4F2」レイアウトに移行する可能性が少なくない。

10nm未満のDRAMでは垂直チャンネルで最小のセル面積を実現へ

 「4F2」レイアウトを実現するセルトランジスタの基本的な構造は、チャンネルを垂直方向に配置したものだ。「VCT(Vertical Channel Transistor)」と呼ばれる。基板側から縦方向にビット線、チャンネル(側面がワード線)、キャパシタを配置する。

DRAMセルアレイのレイアウトアーキテクチャと垂直チャンネルトランジスタの例。左上は「6F2」レイアウト、右上は「4F2」レイアウト。左下はSamsungが考案したVCT(Vertical Channel Transistor)の構造例(「S2CAT : self-aligned in 2-pitch cell array transistor」と呼称)、右下は試作したセルアレイの断面を透過型電子顕微鏡(TEM)で観察した画像。SamsungがIMW 2025で公表した論文(論文番号1.2)から

 さらに高い記憶密度を実現させる試みに、3次元DRAM(3D DRAM)がある。横長のDRAMセル(一端がビット線、中央がチャンネル、もう一端がキャパシタ)を垂直方向に積層することで記憶容量を稼ぐ。

3次元DRAM(3D DRAM)の試作例。Samsungが考案し、試作したもの。「VS-CAT(vertically stacked cell array transistors)」と呼ばれている。左側の画像は試作したDRAMセルアレイの断面を透過型電子顕微鏡(TEM)で観察したもの。左上が3次元積層したトランジスタとキャパシタ、左下がビット線の引き出し構造(階段状になる)、右がワード線とチャンネルの断面(1個のチャンネルを2本のワード線で挟んだ構造)。右側の構造図面はメモリセルアレイと周辺回路を積層することでシリコン面積を削減しようとするアイデア。メモリセルアレイのウェハ(Cell WF)と周辺回路のウェハ(Core/Peri. WF)を貼り合わせる。SamsungがIMW 2025で公表した論文(論文番号1.2)から

NANDフラッシュの限界を突破した3次元化

 ここからはNANDフラッシュメモリ(以降は「NANDフラッシュ」と表記)の講演パートを簡単に説明しよう。1990年代半ばから実用化されたNANDフラッシュ(プレーナ型NANDフラッシュ)はすでに一度、高密度化と微細化の限界を経験している。

 当初は微細化によって主に記憶容量と記憶密度を高めてきたのだが、2010年代の始めには微細化が限界に達してしまった。隣接するセル(セルトランジスタ)間の干渉が、最も絶縁性の高いとされるエアギャップを持ってしても抑えられなくなるとともに、セルが蓄積可能な電荷量がその干渉を防げないほど低下したためだ。

NANDフラッシュメモリの進化(1990年代~2030年代)。SamsungがIMW 2025で公表した論文(論文番号1.2)から

 そこでブレークスルー(限界突破手段)となったのが3次元化である。NANDフラッシュの基本回路であるセルストリング(セルトランジスタの連なり)を水平方向から、垂直方向に転換した。この結果、セルが蓄積可能な電荷量が大きく増加するとともに、隣接セル間の干渉が大幅に小さくなった。

 さらに3次元NANDフラッシュ(3D NANDフラッシュ)では、1個のセルに3bitのデータを記憶するという、従来の半導体メモリでは困難だったレベルの「多値記憶」を標準的な仕様とすることに成功した。

垂直方向のセル積層数は約10年で10倍近くに高層化

 垂直方向のセルストリングは、積層するセルトランジスタの数を増やすことで高密度化と大容量化を急速に進めてきた。2010年代前半の初期製品は積層数が32層だった。それが2020年代半ばには、約10倍の300層を超えるまでに高層化した。また周辺回路の上にメモリセルアレイを重ねるレイアウト(CuA : CMOS under Array)を実用化してシリコンダイ面積を削減した。

 一方で3D NANDフラッシュは、かつてのプレーナ型NANDフラッシュと類似の課題に直面しつつある。高層化するとセルストリングのチャンネルを形成するホール(孔)が深くなり、エッチングが難しくなる。これを緩和するため、セルトランジスタのゲート(ワード線)とワード線間の絶縁膜を少しずつ薄くしてきた。このことは、同じセルストリングで隣接するセル間の干渉を増加させるとともに、蓄積する電荷量を減少させる。

 またセルストリングのチャンネルを形成するホール(メモリホール)の間隔を少しずつ狭くすることで、記憶密度の向上を後押ししてきた。このことは、隣接するセルストリング間の干渉を増加させた。

セルトランジスタのゲート絶縁膜に強誘電体膜を導入

 この対策として、電荷捕獲(チャージトラップ)方式のセルでは、ゲート絶縁膜である酸化窒化(ONO)膜を強誘電体膜で置き換えることが試みられている。チャージトラップ方式ではONO膜の捕獲準位に電荷(主に伝導電子)を蓄積することで論理値(1bitの場合は「高」と「低」)を決める。強誘電体膜は電荷ではなく、分極の方向によって論理値を決める。

 強誘電体膜をセルトランジスタに採用すると、プログラム電圧の低減やしきい電圧変動の抑制といった効果が期待できる。いずれもセル間の干渉を緩和することにつながる。またセルトランジスタのしきい電圧を2値ではなく8値(3bit)や16値(4bit)などに増やす「多値記憶」に対応できることが、セルレベルでは確認されている。

強誘電体膜をNANDフラッシュのセルトランジスタに応用する試みの例。左端(a)は強誘電体膜(Ferro)を組み込んだ絶縁膜の断面観察像(TEMによるもの)。中央(b)はNANDフラッシュと類似の円柱構造に強誘電体膜を組み込んだセルトランジスタの断面観察像(TEMによるもの)。右端(c)はしきい電圧を16通り(4bit/セルと同等)に変化させたときの測定結果。SamsungがIMW 2025で公表した論文(論文番号1.2)から

 DRAMとNANDフラッシュはいずれも、今後の進化を阻む課題が山積している。基調講演でSamsungが述べたのはその一部に過ぎない。そのほかの課題を含めて解決策を見出し、進化が継続することを期待したい。