3次元DRAM(3D DRAM)の試作例。Samsungが考案し、試作したもの。「VS-CAT(vertically stacked cell array transistors)」と呼ばれている。左側の画像は試作したDRAMセルアレイの断面を透過型電子顕微鏡(TEM)で観察したもの。左上が3次元積層したトランジスタとキャパシタ、左下がビット線の引き出し構造(階段状になる)、右がワード線とチャンネルの断面(1個のチャンネルを2本のワード線で挟んだ構造)。右側の構造図面はメモリセルアレイと周辺回路を積層することでシリコン面積を削減しようとするアイデア。メモリセルアレイのウェハ(Cell WF)と周辺回路のウェハ(Core/Peri. WF)を貼り合わせる。SamsungがIMW 2025で公表した論文(論文番号1.2)から