福田昭のセミコン業界最前線
積層数が19%増にも関わらず、記憶密度を40%向上させたMicronのNANDフラッシュ技術
2025年6月3日 09:41
モントレー開催の参加者は前回と比べて25%増加
半導体メモリ技術の研究開発に関する国際学会「国際メモリワークショップ(2025 IEEE 17th International Memory Workshop(IMW 2025))」が、米国カリフォルニア州モントレーで2025年5月18日～21日(現地時間)に開催された。最終日の技術講演会が完了した後には、チェアパーソンによる恒例の閉会挨拶(クロージング・リマークス)が実施された。
閉会挨拶では今回の参加登録者数と、次回の開催地を公表することが恒例となっている。過去最高の参加者である347名を集めた前回(前年)のソウル開催に比べると、今回のモントレー開催では201名と大きく減少した。ただし前回のモントレー開催(2023年)における158名からは25%増えており、コロナ禍前の約240名に戻ることへの期待をつないだ。
参加登録者を地域別にみると、開催地である北米が50%と半分を占めた。アジア(日本を含む)が38%と次いで多い。欧州は11%である。前回のモントレー開催ではアジア(日本を含む)が40%、米州が38%、欧州が20%であり、アジアと米州が拮抗していた。参加者数を単純計算するとアジアの前回参加者が63名、今回参加者が76名、米州の前回参加者が60名、今回参加者が100名といずれも増加している。特に米州(米国)は景気回復によって大幅増となったことが伺える。欧州は前回参加者が32名、今回参加者が22名と減少した。
そして次回(2026年)の開催地はベルギーのルーヴェンであることが公表された。詳細な日程は現時点(米国時間で2025年5月31日時点)では明らかになっていない。最近のスケジュール通りなら、2025年12月までには詳しい日程と会場が公表されると見られる。
水平方向のサイズを縮小してメモリセルアレイの密度を高める
ここからは技術講演会(テクニカルカンファレンス)の注目講演を紹介しよう。初日の基調講演では、Micron Technology(以降はMicronと表記)が最新世代である第9世代(G9)の3D NANDフラッシュメモリ技術を解説するとともに、次世代品である第10世代(G10)以降の3D NANDフラッシュ技術を展望した(講演番号および論文番号1.1)。その概要をご報告する。
第9世代(G9)の3D NANDフラッシュメモリはシリコンダイ当たりの記憶容量は1Tbitと前世代の第8世代(G8)品と変わらないものの、記憶密度をメモリセルアレイで40%増、シリコンダイで30%増と大きく高めるとともに、最大データ転送速度を1.5倍に向上させている。
第9世代(G9)の3D NANDフラッシュメモリで興味深いのは、ワード線の積層数が276層と、前世代(G8)の232層と比べて19%しか高層化していないことだ。単純計算ではメモリセルアレイの記憶密度は19%しか向上しない。高層化以外の工夫によってメモリセルアレイの記憶密度を40%増に高めていることが分かる。
高層化以外の工夫とは、粗く言ってしまうと水平方向のサイズ縮小である。たとえばダミーのピラーを削除した。この工夫によってブロックの高さを約14%減らした。またページバッファの数を第8世代(G8)の16個から第9世代(G9)では6個に減らしてページバッファのシリコン面積をG8の半分に縮めた。詳細は省くが、このほかにも工夫がある。
隣接セル間の干渉をエアギャップ絶縁と局所窒化膜で削減
3D NANDフラッシュの将来展望では、第10世代(G10)以降の技術的な課題と対策を論じた。高層化を継続していく方針自体は変わらないものの、技術課題は無限長のらせん階段を登るように難しくなり続ける。立ち止まることは許されない。
まず単純な高層化(ワード線積層数の増加)は、メモリスルーホール(チャンネル)やピラーなどの孔を開けるエッチングの縦横比(アスペクト比 : AR)を高める。低温エッチングといった高アスペクト比に対応した要素技術が開発されているものの、コスト増を招かない方向で使いたい。
第9世代(G9)でメモリセルスタックの高さは13μmを超えており、2つのデッキ(ティアー)で構成されているので単純計算では1つのデッキが高さ6.5μmになる。メモリホールの直径を仮に0.15μm(150nm)とすると、アスペクト比は43を超える。
そこでワード線金属とワード線間絶縁膜を薄くして高さの増加を抑える。すると上下で隣接するメモリセルトランジスタが近づき、電気的な干渉が増大する。
この対策としてMicronは、絶縁膜にエアギャップ(空気絶縁)を導入するとともに、メモリスルーホール側壁全面を被覆していた窒化膜(ゲート絶縁膜の一部となる)をセルトランジスタのゲート対面部だけに局所化することで、上下で隣接するセル間の干渉を抑えた。「Confined SN」とMicronは呼んでいる。第10世代(G10)の3D NANDフラッシュでは、この技術を採用する可能性がある。
「Confined SN」の採用により、プログラム時間は従来に比べて10%短くなり、隣接セル間の結合容量はおよそ半分に減る。メモリセルの書き換え(消去とプログラム)を繰り返したときのメモリウインドウ(しきい電圧の差分)は、1万サイクル経過後もほとんど劣化が見られない。
Micronも近い将来にはウェハ張り合わせを採用へ
周辺回路とメモリセルアレイの幾何学的なレイアウトにも目を向けよう。Micronに限らず3D NANDフラッシュの大手メーカーは、CMOS周辺回路の上にメモリセルアレイをレイアウトすることでシリコン面積を削減する、「CuA(CMOS under the Array)」と呼ばれる工夫を最新世代の製品では採用している。
ただしCuA技術には、CMOS周辺回路を製造した後でメモリセルアレイを形成する工程を始めるので、メモリセルアレイの高温処理によってCMOS周辺回路の性能が低下するという弱点がある。
そこでCMOS周辺回路のウェハとメモリセルアレイのウェハを個別に製造し、両者を張り合わせることが考えられている。ウェハの張り合わせによるコストが加わるものの、周辺回路とメモリセルアレイの性能を最適化できる。
Micronは技術世代が新しくなるごとに、ウェハ張り合わせコストが低下し、一方でモノリシックに製造するCuAのコストが上昇すると推定した。近い将来には、ウェハ張り合わせのコストがCuAに比べて低くなる。
NANDフラッシュの記憶原理を電荷捕獲から強誘電分極に変更
すでに述べたように、ワード線の積層数を増やす「高層化」とともに、ワード線(ゲート)金属と線間絶縁膜を薄くしていく。この工夫を継続していくときに大きな問題となるのが、絶縁破壊である。プログラムと消去では比較的高い電圧を電極に加えるので、絶縁破壊が問題となりやすい。
対策として考えられているのが、記憶原理を「電荷捕獲(チャージトラップ)」から「強誘電体の分極」に変更することだ。電荷を捕獲する酸化窒化膜を強誘電体膜に変更する。強誘電体膜の分極の向きを論理値の高低に当てはめる。強誘電体の分極反転(分極の向きを180度変えること)に必要な電圧はNANDフラッシュに比べると大幅に低い。このため、絶縁破壊の恐れがなくなる。
3D NANDフラッシュメモリの高密度化原理である「高層化」は今後、さらに難しくなる。対策はいくつもあるが、対策そのものが別の問題を生じるという悪循環も一部では発生している。マシンラーニング/AIの急速な進化によって3D NANDフラッシュメモリの高密度化(記憶容量当たりのコスト削減)に対する要求はさらに高まっている。この先しばらくは、同時に複数の要素技術を開発して取捨選択しながら、3D NANDフラッシュの改良を継続していく状況が続くだろう。