福田昭のセミコン業界最前線
7bit/セルの超多値記憶3D NANDセル技術をキオクシアがIMW2022で披露
2022年6月15日 06:17
3年ぶりのリアル開催となった国際メモリワークショップ(IMW)
半導体メモリ技術の研究開発に関する国際学会「国際メモリワークショップ(2022 IEEE 14th International Memory Workshop:IMW 2022)」が、2022年5月15日～18日にドイツ連邦共和国の南東部に位置する都市ドレスデンで開催された。新型コロナウイルス感染症(COVID-19)の世界的な流行によって昨年(2021年)と一昨年(2020年)の国際メモリワークショップ(IMW)はオンラインによる「バーチャルイベント」として開催されており、3年ぶりに「リアルイベント」として開かれた。
ただし世界的に見ていくとCOVID-19の影響は消えていない。特に海外渡航に関する制限が残っている。そこで、イベントをオンデマンドで視聴できるバーチャル登録枠を設けた。リアルとバーチャルのいわゆる「ハイブリッド」開催である。筆者もバーチャル登録によってイベントに参加した。
IMW 2022の日程は、5月15日がチュートリアル(技術講座)、16日～18日がメインイベントの技術講演会(テクニカルカンファレンス)である。オンデマンド視聴は5月23日に始まった。視聴期間は約1カ月を予定する。5月16日の開会挨拶では、IMW 2022の開催概要がチェアパーソンによって説明された。
IMW 2022の投稿論文数は43件である。技術講演に採択された論文の数は16件、ポスター講演に採択された論文の数は11件となった。口頭講演の採択率は37%、ポスター講演を含めた採択率は63%である。このほか、8件の招待講演を予定する。
強誘電体、磁気、フラッシュの成果発表に活気
開会挨拶では続けて、発表論文(ポスター発表を含む)の割合を技術分野別(カッコ内はスライドの表記)に挙げてくれた。「強誘電体メモリ(FERRO)」が24%で最も多い。次いで「磁気メモリ(MRAM)」と「フラッシュメモリ(Flash)」がともに18%で並ぶ。それから「不揮発性メモリの応用(NVM Applications)」に関する発表が13%を占める。以降は「抵抗変化メモリ(RRAM)」が11%、「相変化メモリ(PCRAM)」と「その他のメモリ(Special technologies)」が8%と続く。
開会時点での参加登録者数は194名と前年の251名からかなり減少した。内訳は、現地参加の登録者数が92名、バーチャル参加の登録数が102名である。前年はバーチャルのみだったため、参加登録料がかなり低く設定されていた。しかし今年はリアル開催となり、参加登録料がCOVID-19の流行前の水準に戻った。バーチャル参加でも登録料は変わらない。参加登録料の上昇が、登録者数の減少を招いたようだ。
参加登録者数を地域別(欧州、米州、アジア(日本を含む)、その他)に見ると、欧州地域が40%、アジア地域が39%とならんで多い。米州地域は19%と半分に下がる。地域別の参加者に占める現地参加者の割合は、開催地の欧州が93%と高い。米州は25%と少なく、アジアは11%とさらに低い。ハイブリッド開催の重要性が伺える。
単結晶化と極低温動作で128段階のしきい電圧を記憶
ここからは、IMW 2022で発表された論文のハイライトをご紹介しよう。今年は特に、3D NANDフラッシュメモリ(以降は「3D NANDフラッシュ」と表記)の高密度化に関する講演や研究成果などが興味深かった。大手ベンダーのキオクシアが多値記憶技術で1個のメモリセルに記憶可能なbit数をさらに高めてみせた(講演番号5.2)ほか、大手ベンダーのMicron Technologyがキーノート講演(講演番号1.1)で高密度化手法の技術トレンドを展望した。
キオクシアは、１個の3D NANDフラッシュセルに7bitと多くのデータを記憶可能な超多値記憶技術を開発した(講演番号5.2)。同社は昨年の国際メモリワークショップ(IMW 2021)で、1個の3D NANDフラッシュセルに6bitと多くのデータを記憶可能な多値記憶技術を発表していた。この研究をさらに進めたのが、今回発表した成果だといえる。
前年に報告した6bit/セル技術と同様に、周囲温度は室温ではなく、77Kの極低温環境下とした。データの読み出し雑音を減らすためである。さらにチャンネルの材料をエピタキシャル成長させた単結晶シリコンに変更した。従来から使われてきた多結晶シリコンに比べると電気抵抗が低下する。セルトランジスタのサブスレッショルド特性が向上し、リーク電流が減少した。
これらの工夫によって書き込み動作と読み出し動作におけるしきい電圧のばらつきを最小化し、7bitに相当する128段階のしきい電圧を書き込み、読み出せることを試作セルで確認した。
ウェハの貼り合わせが見えてきた将来の3D NANDフラッシュ
大手ベンダーのMicron Technology(以下Micron)は、キーノート講演(講演番号1.1)で3D NANDフラッシュ技術のスケーリング手法を展望した。3D NANDフラッシュを高密度化および大容量化する最も効果的な手法は、シリコンウェハの表面に対して垂直にメモリセルを積み上げることだ。Micronは、176層と数多くのセルを積層した3D NANDフラッシュを開発し、量産している。
さらにIMW 2022直前の2022年5月12日には投資家向け説明会で、232層の3D NANDフラッシュ技術を開発したと発表した。単純計算では、記憶密度が176層に比べて1.32倍に向上する。投資家向け説明会のスライドではTLC(3bit/セル)方式の1Tbitダイ写真を見せていた。またIMW 2022でも論文には掲載していないものの、キーノート講演では投資家向け説明会と類似のスライドを示していた。
垂直方向(Z方向)の積み上げに比べると、シリコンウェハ表面と平行な方向(横方向あるいはXY方向)の高密度化は緩やかだ。それでも、犠牲エッチング用の溝(トレンチ)を挿入する間隔を広げることで、密度を上げようとする試みが続いている。
たとえば従来は4本のチャンネル(ピラー)ごとに溝を設けていたのを、9本のチャンネルごとに変更した。すると原理的には密度が14%向上する。ただし、9本を超えると、溝の間隔を広げても密度はあまり高まらなくなる。
チャンネルの幅を狭くし、チャンネルピッチを短くして密度を上げようとする試みもある。この手法はリソグラフィとエッチングの改良を必要とし、なおかつ密度の向上はわずかな割合にとどまる。
またメモリセルを垂直に積層する数を増やすと、チャンネルのエッチングが難しくなる。そこで各層(ティアー)を薄くして高さの増加を緩和しようとする試みがある。ただしティアーを薄くするとワード線の寄生抵抗と寄生容量が増加するので、書き込みと読み出しの動作が遅くなってしまう。さらに問題なのは、あまり薄くすると上下の隣接するセル間で電気的な干渉が無視できないほど大きくなってしまうことだ。
このほか、入出力速度の向上についてMicronは展望を示した。CMOSロジックの周辺回路とメモリセルアレイをモノリシック積層して記憶密度を向上させる技術が、3D NANDフラッシュでは主流になりつつある。ただしこの技術は、CMOS周辺回路がメモリセルアレイのプロセス(高温処理)にさらされて劣化し、動作速度向上の妨げとなる可能性がある。そこでCMOS周辺回路を別のシリコンウェハに作り込み、メモリセルアレイのウェハと張り合わせる手法が考案されている。
3D NANDフラッシュの実現技術はさらに難しくなるものの、限界はまだ見えていない。当面は記憶密度の向上が期待できそうだ。