福田昭のセミコン業界最前線

キオクシアとSK hynixが共同で64Gbitの大容量クロスポイントMRAMを試作

福田昭

2024年12月23日 09:30

IEDM 2024のロゴ。第70回を意味するロゴとなっている

車載グレードに対応した14nmロジック互換の埋め込みMRAMをSamsungが開発

　半導体のデバイス技術とプロセス技術に関する世界最大の国際学会「IEDM(アイイーディーエム)」が2024年12月11日に閉幕した。今回も注目の講演(研究論文)が少なくなかった。本稿では、磁気メモリ(MRAM)に関する3件の研究成果をご紹介しよう。

　1件はキオクシアとSK hynixの共同研究成果で、クロスポイント構造によって64Gビットと大容量のSTT(スピン注入トルク)-MRAMを試作した発表である(講演および論文番号20-1)。残りの2件はいずれもSamsung Electronicsによる研究成果で、1件は14nm世代のCMOSロジックと互換で車載グレード1(AG1)に対応した埋め込みSTT-MRAMの開発成果(講演および論文番号11-3)、もう1件は8nm世代のCMOSロジックと互換の埋め込みSTT-MRAMの研究成果(講演および論文番号11-4)に関する報告である。

20.5nm幅と微細なクロスポイント領域にセレクタと記憶素子を積層

　始めはキオクシアとSK hynixが共同で試作したクロスポイント構造の64Gbit STT-MRAMの概要をご紹介しよう。ここでクロスポイント構造とは、ワード線とビット線が交差した微小な領域(クロスポイント)にメモリセル全体を収容する構造のことである。記憶素子とセレクタ(2端子のセル選択素子)を交差領域に積層することで、1個のメモリセルを構成する。3D NANDフラッシュメモリ技術を除けば、原理的にはもっとも高い密度でメモリセルアレイを実装できる。

　キオクシアとSK hynixが共同で試作したクロスポイント構造のメモリセルアレイは、下層から上層に向かってワード線層、セレクタ、中間電極層、磁気トンネル接合(MTJ、記憶素子)、ビット線層となっていた。ワード線およびビット線のハーフピッチは20.5nmと短い。メモリセル面積は0.001681平方μmときわめて小さい。

　セレクタの材料はヒ素(As)ドープの二酸化シリコン(SiO2)である。SK hynixが以前から、クロスポイントメモリ用のセレクタとして研究してきた材料だ。MTJの詳細は明らかにしていない(トンネル絶縁膜は酸化マグネシウム:MgO)。メモリセルアレイの最小単位は8Mbit(4K行✕2K列)である。

試作したメモリセルアレイの断面を透過型電子顕微鏡(TEM)で観察した画像。左はワード線方向とビット線方向の両方で断面を観察した画像。最上方のメモリセルアレイの下に、CMOSロジック周辺回路がある。右はワード線方向の断面を観察した画像。ここで「1S1M」とは「1個のセレクタ(S)と1個の磁気トンネル接合(M)」で構成したメモリセルを指す。キオクシアとSK hynixがIEDM 2024で公表した論文から(論文番号20-1)

　メモリセルアレイは、14nmノードのCMOSロジック周辺回路の直上に形成する。「CUA(CMOS Under Array)」と呼ばれる構造で、シリコンダイ面積を節約できる。クロスポイント構造の特徴である3次元積層構造による大容量化は、今回の発表では採用していない。単層での大容量化に注力したとする。試作したMRAMの読み出し時間は6ns～10ns、書き込み時間は15ns～30nsとかなり短い。

試作した64Gbit STT-MRAMのシリコンダイを顕微鏡で観察した画像。シリコンダイ寸法は公表していない。キオクシアとSK hynixがIEDM 2024で公表した論文から(論文番号20-1)

メモリセルの製造では、MTJにダメージを与えずにピッチを狭くすることがカギとなる。パターン加工にイオンビームエッチング(IBE)を使い、性能を低下させずにMTJのアスペクト比を低く抑えることで、ダメージ(主に短絡不良となる)の発生を抑えた。

メモリセルの製造工程。下から上に進む。キオクシアとSK hynixがIEDM 2024で公表した論文の図面を筆者が翻訳したもの(論文番号20-1)

　試作したメモリセルの読み出しディスターブは10の6乗サイクルの読み出し(データの書き換えは実行しない)まで発生していない。書き換えサイクル寿命は10の3乗サイクルまで確認している。

産業用途と車載用途がMRAMに要求する仕様の違い

　続いてSamsungの研究成果を報告しよう。始めは車載グレード1(AG1)に対応した埋め込みMRAMの開発成果である。車載用マイクロコントローラのプログラム格納用メモリと、SoCの作業用メモリへの応用を想定した。製造工程は14nmノードのFinFETロジックと互換性を有する。ロジック製造ではすでに成熟した技術だ。

　半導体製品には用途別に「民生用(一般消費者向け機器用)」、「産業用(製造/組み立て/検査機器用)」、「車載用(自動車の電子機器用)」、「宇宙/軍事用」などのカテゴリがある。各用途が要求する動作環境と信頼性水準は異なっており、上記の順番で厳しくなっていることが多い(民生用が最も緩く、宇宙/軍事用が最も厳しい)。

　大量生産品という意味で要求が最も厳しいのは「車載用」である。同じ大量生産品でも「産業用」に比べると、動作温度範囲は高温側に広く、不良率は1桁～2桁以上低い。

産業用埋め込みMRAMマクロと車載用埋め込みMRAMマクロに対する要求仕様の違い。車載用では低いチップ不良率、高温での動作、低いリペア率、より強力な誤り訂正(ECC)機能、より大きな記憶容量などが要求される。SamsungがIEDM 2024で公表した論文から(論文番号11-3)

　車載用半導体集積回路の信頼性水準を定めた共通規格「AEC-Q100」では、使用温度範囲によって4種類のグレード(グレード0～グレード3:AG0～AG3)を定めている。いずれも低温側はマイナス40℃と変わらない。高温側は最も厳しいAG0がプラス150℃、次いでAG1がプラス125℃、さらにAG2がプラス105℃、最も緩いAG3がプラス85℃である。

　Samsungが発表したのは、AG1に対応した埋め込みMRAMである。試作品の測定データではプラス150℃まで動作を確認している。この温度そのものはAG0に相当する。ただし製品では仕様に余裕をもたせるので、ワンランク低いAG1を謳っていると見られる。

　驚いたのは、特性の相反するプログラム格納用メモリ(Samsungは「eFlashタイプ」あるいは「Flashタイプ」と表記)と作業用メモリ(Samsungは「nvRAMタイプ」と表記)の両方で、AG1の温度範囲をクリアしていることだ。特に「nvRAMタイプ」の性能向上には、目を見張るものがある。

開発したeMRAMの主な特性(製品仕様に準ずる)。左はプログラム格納用eMRAM(Flashタイプ)、右は作業領域用eMRAM(nvRAMタイプ)。SamsungがIEDM 2024で公表した論文から(論文番号11-3)

　Flashタイプは28nmのFD SOIロジックから、商用化の実績を有する。14nmノードでAG1に準拠したFlashタイプは、10の6乗サイクルの書き換えサイクル寿命と、150℃で10年のデータ保持期間というプログラム格納用としては十分な信頼性を備える。さらに耐熱性では、5回のリフローはんだ付けを許容する。

　14nmノードでAG1に準拠したnvRAMタイプは、書き換えサイクル寿命が10の12乗サイクルから10の14乗サイクルときわめて長い。通常のDRAMとほぼ同じように使えそうだ。そしてデータ保持期間は85℃～150℃で10年と長い。10年のデータ保持期間と10の12乗サイクルの書き換え寿命を両立させたことは、驚嘆に値すると言えよう。

8nmのFinFETロジック互換の車載用埋め込みMRAM技術

　Samsungが発表した埋め込みMRAM(eMRAM)に関する2件目の開発成果は、14nmノードからさらに微細化したCMOSロジックと互換の車載向けeMRAM技術である(講演/論文番号11-4)。8nmノードのFinFETによるCMOSと互換のeMRAM技術を開発した。さらに、5nmノードのFinFETによるCMOSロジックと互換のeMRAM技術を展望した。

　8nmのFinFET互換eMRAMは、メモリセル面積が0.017平方μmと小さい。14nmロジック互換のeMRAMセルは0.024平方μmだったので、セル面積は約7割に縮小した。動作温度範囲はマイナス40℃～プラス150℃で、14nmの車載用eMRAMと変わらない。書き込み時間はおよそ200nsとこれも14nm世代と同じである。読み出し時間は10ns未満と、14nm世代の15ns未満からおよそ3分の2に短くなった。データ保持期間は150℃で10年、書き換えサイクル回数は10の6乗回である。

14nm(現行世代)以降の次世代・次々世代ロジックと互換の車載用eMRAM技術の概要。いずれもプログラム格納用不揮発性メモリを想定したもの。SamsungがIEDM 2024で公表した論文から(論文番号11-4)

8nmのFinFETロジック製造技術で試作したeMRAMセルの断面をTEMで観察した画像。多層金属配線層の上に下部電極コンタクト(BEC)とMTJを形成している。SamsungがIEDM 2024で公表した論文から(論文番号11-4)

ロジックの微細化と埋め込みMRAMの製造歩留まり

　ロジック製造技術を微細化すると、通常はMTJの寸法やピッチなどを詰めるので、トンネル絶縁膜の絶縁破壊とMTJ側壁の再堆積異物が主因の短絡不良による不良率が急激に増加する。ここから製造プロセスを改良して短絡不良の発生率を減らす。不良率が製品として許容可能な水準(1ppm以下)まで低減できれば、あとは不良救済手段(冗長ビットや誤り訂正など)を活用してリスク生産を始め、本格的な量産へと移行する。

　しかしロジック製造技術をさらに微細化すると、再びMTJの短絡不良が急増する。そこからは前世代と同様に、製造プロセスを改良して短絡不良の発生率を減らす。この繰り返しとなる。