福田昭のセミコン業界最前線
2020年も半導体はおもしろい(前編)
2020年1月30日 12:14
2020年の半導体をおもしろくする10個のキーワード
2020年も、半導体はおもしろい。そのように考える。おもしろくするキーワードは以下の10個(順不同)である。
1. 微細化の限界
2. 3次元集積化
3. 3nm世代以降のトランジスタ
4. EUVリソグラフィ
5. AI(機械学習)ハードウェア
6. 3D NANDフラッシュメモリ
7. SSD(Solid State Drive)
8. 次世代不揮発性メモリ
9. パワー半導体デバイス
10. 半導体市場の景気回復
10個というのは、多いかもしれない。あるいは、少ないかもしれない。キーワードの選択理由は、筆者が2020年に注目するテーマ、あるいは筆者が本コラムで2020年にカバーしていきたいテーマだということ。個人的な興味にしたがっているので、かなりの偏りがある。ご了承されたい。
以下は、それぞれのキーワードに注目する理由、あるいはキーワードそのものを順番に説明していく。
微細化の経済的な限界が明確に
最初のキーワードは「微細化の限界」だ。ここで「微細化」とは、シリコンウェハ(あるいは半導体基板)の表面に平行な方向(「横方向」と呼ばれる)の加工寸法を短くすることを意味する。MOSトランジスタであれば、ゲートを短く(細く)するとともに、nMOSトランジスタとpMOSトランジスタの距離を詰める。平行配線であれば、配線の幅と間隔を細くする。層間を結ぶための孔(ビア)であれば、孔の直径を縮小する。
「微細化」によるメリットは西暦2000年以前には豊富だった。具体的には、集積回路の動作速度(動作周波数)向上と集積密度の向上、動作周波数当たりの消費電力の低下である。しかし2000年代にはリーク電流の増大によって低消費電力化のメリットが失われた。そして2010年代には、動作速度の向上ペースが鈍ってきた。集積回路の動作速度に占める配線遅延の割合が大きくなってきたからだ。微細化がトランジスタの動作速度と駆動電流を高めるものの、配線抵抗が性能向上の足を引っ張る。この傾向は微細化が進むとともに強まってきた。
そして最後のメリットである集積密度の向上(高密度化)が、2020年代には限界を迎える。集積密度の向上とは、単位面積当たりのトランジスタ数の増加である。微細化によってトランジスタが小さくなり、同じシリコンダイ面積に搭載できる回路の規模が増大する。マイクロプロセッサであれば、CPUコアの数を増やせる、内蔵キャッシュの記憶容量を大きくできる、メモリコントローラなどの以前は外付けだった回路を内蔵できる、といったメリットが生じた。2010年代半ばまで、微細化による高密度化は、集積回路の大規模化と搭載機能の増加に大いに貢献してきた。
しかしここに来て、微細化によるプロセスコストの増大が無視できなくなっている。すでに3年半ほど前の2016年7月にイベント「Semicon West」でSamsung Electronicsは、28nm世代以降の半導体は微細化してもトランジスタ当たりの製造コストは下がらず、むしろ増加すると指摘した。
現在の最先端世代は7nm/10nm世代である。この世代以降では、プロセスコストの増加がさらに厳しくなっている。たとえばimecは、7nm世代以降は微細化によってウェハ当たりのプロセスコストは世代ごとに約30%ずつ増加していくとの予測を2019年6月に国際学会VLSI技術シンポジウムで発表した。
こうなると同じシリコン面積のダイでは、微細化でトランジスタ数を増やしたとしても製造コストが増大する。しかも性能はほとんど上がらない。シリコンダイ当たりの製造コストを増やさずに済むためには、シリコン面積を減らさざるを得ない。そこで登場してきたのが、製造技術世代の異なる複数のダイでシステムを構成する「チップレット(chiplet)」だ。システムをなるべく1個のシリコンダイにまとめて搭載しようとする従来の手法、すなわち「SoC(System on a Chip)」とは真逆のアプローチである。
チップレットでは、動作速度や集積密度の向上などをとくに優先する回路だけを、最先端のプロセス(たとえば7nm世代)で製造する。この世代で製造するシリコンダイは基本的にかなり小さい。そのほかの回路は、もっと緩やかなプロセス(たとえば14nm世代)で製造する。こちらのシリコンダイは、最先端プロセスのダイよりも大きい。
最先端プロセスでシリコンダイを小さくする手法は、回路の動作速度を高めるという目的と相性が良い。大きなダイに比べて配線を短くできるからだ。配線遅延が短くなるので動作周波数が向上し、配線容量が減るので消費電力が減少する。
高密度化の切り札となる3次元集積化
次のキーワードは「3次元集積化」である。半導体の世界で「3次元集積化」と言えば、かつてはシリコンダイを積層する技術を意味していた。現在もシリコンダイの積層技術は半導体モジュールやマルチチップパッケージなどに使われている。シリコンダイレベル、あるいはチップレベルの3次元集積化とも言える。
本稿で述べる「3次元集積化」は、上記とはまったく異なる。具体的にはシリコンダイの内部、CMOS回路を構成するトランジスタの3次元集積化である。粗く言ってしまうと、CMOS回路を構成するnMOSトランジスタとpMOSトランジスタを3次元積層することを意味する。たとえばnMOSトランジスタの真上にpMOSトランジスタを形成し、両者を電気的に接続する。このようなトランジスタ構造は「CFET(Complementary FET)」と呼ばれる。またCFETを製造する技術を「3DSI(3D Sequential Integration)」と呼ぶ。
3DSI技術はつい最近まで、半導体デバイス技術の研究開発コミュニティでは将来の有力候補とはみなされていなかった。トランジスタ技術は、FinFETからナノワイヤ/ナノシートFETへと進み、その先にはnMOSトランジスタとpMOSトランジスタの間隔を詰める構造(フォークシート構造)が想定されていた。
それがここに来て、3DSI技術を将来の有力候補と考える動きが急激に強まってきた。前述のように、微細化の経済的な限界が明らかになってきたことがおもな理由だと考えられる。微細化に頼らずに、シリコン面積を削減する技術が強く求められるようになった。その本命が3DSI技術だ。3DSI技術でCFETの回路を形成すると、原理的には同じ規模の回路を半分のシリコン面積で作れる。プロセスは複雑になるものの、トータルとしてはシリコンダイの製造コストが下がる。
混沌としてきた3nm世代以降のトランジスタ技術
3番目のキーワードである「3nm世代以降のトランジスタ」は、既出のキーワード「微細化の限界」および「3次元集積化」と深く関連する。
3年～4年ほど前には、大規模ロジックのトランジスタ構造は7nm世代までがFinFETで、5nm世代以降はナノワイヤ/ナノシートFETになると考えられていた。しかし実際には、5nm世代のロジックはFinFET技術で量産が今年(2020年)、はじまろうとしている。
それでは3nm世代のロジックにはどのようなトランジスタが使われるのだろうか。現在は多くの候補が乱立している状態である。改良版のFinFET、ナノシート(Nanosheet)FET、フォークシート(Forksheet)FET、CFETなどが候補となっている。
ここで留意すべきは、トランジスタそのものよりも、スタンダードセル(ロジックの基本回路)をいかに小さくするかが重要であることだ。スタンダードセルを小さくすることが、ロジックの回路密度を高める。かつては高密度化の牽引役は微細化だった。最近ではセルの高さ(CH:Cell Hight)を低くすることが、高密度化の牽引役となりつつある。
将来のトランジスタ構造も、トランジスタ自体を小さくする構造から、スタンダードセルの高さを下げる構造へと変化している。その究極とも言える手段がセルの高さを半分にするCFETである。CFETほど極端ではなくとも、セルの高さを1トラック分減らせる要素技術(フィン数の削減と埋め込み電源線(BPR:Buried Power Rail)の採用)が近い将来に導入されることはほぼ確実である。
なお、トラックとは、スタンダードセルを左右に横切る金属配線の本数でセルの高さを規格化した数値で、たとえば6トラック(6T)であれば6本分の金属配線の高さであることを意味する。
EUVリソグラフィで2nm世代まで微細化が進む
4番目のキーワードは、半導体の加工寸法を微細化する切り札「EUV(極端紫外線)リソグラフィ」である。昨年(2019年)10月7日には、シリコンファウンダリ最大手のTSMCが7nm世代のロジック製造にEUVリソグラフィを採用し、量産を開始したことを正式に発表した(参考記事:TSMC、EUV露光による7nm製品を他社に先駆け量産開始)。このほかSamsung Electronicsが試験生産に入っていると言われる。さらにSK HynixとIntelも量産適用を検討中である。
EUVリソグラフィを導入したロジックの量産開始は、微細化を7nm世代以降に進める目処がついたことを意味する。技術開発が順調に進めば、2020年には5nm世代の量産がはじまり、2022年～2023年には3nm世代の量産がはじまる(参考記事:見えてきた7nm以降の量産用EUV露光技術)。さらにその先である2nm世代も、EUVリソグラフィで実現可能なことが見えている。
初期費用(EUVリソグラフィ装置やマスクなどの導入コスト)を別にすれば、プロセスのコスト(1層当たり)はEUVリソグラフィの導入によってArF液浸マルチパターニングに比べると低下する。EUV露光装置メーカーのASMLは、1層当たりのプロセスコストはArF液浸マルチパターニングに比べると半分以下に低くなると主張する。
AIハードウェアの研究ブームはどこまで続くか
5番目のキーワードは「AI(機械学習)ハードウェア」である。半導体の研究開発コミュニティでは、AIハードウェアが大ブームとなってきた。国際学会VLSIシンポジウムの採択論文件数で見ていくと、AIハードウェアの占める割合は2010年～2015年には採択件数の2%未満に過ぎなかった。それが2016年には2.75%、2017年には4.47%へと増加した。さらに2018年には11.73%に急増し、2019年も12.64%と前年と同じ水準を維持した。採択論文の8分の1が、AIハードウェア関連だということになる(参考記事:VLSIシンポジウムが「AIハードウェア」シンポジウムになる日【前編】)。
2010年代半ばに情報処理の研究開発コミュニティで発生した人工知能(AI)ブーム、とくに深層学習(ディープラーニング)技術の成功が、半導体の研究開発コミュニティにも波及したと言える。VLSIシンポジウムで深層学習用ハードウェアに関する研究成果が登場したのは、2016年のことだ。
ただし、AIハードウェアの研究ブームがこの先、どこまで続くかはまだ不透明だ。根本的な問題には、AIハードウェアの評価軸が定まっていないことがある。現在、研究論文で使われている評価軸はおもに2つ。1つは、消費電力当たりの演算性能(TOPS/W)である。もう1つは、機械学習用のデータセットを使って推論の精度を測定するというもの。データセットには手書き数字認識用、顔認識用、物体認識用、音声認識用、生体信号認識用などがある。
これら2つの指標だけでは、どの程度まで実用性があるのかは、にわかには判別しがたい。またハードウェア間の優劣もつけにくい。このことはAIハードウェアの研究開発コミュニティも自覚しており、解決を図ろうとしている。
(後編に続く)