福田昭のセミコン業界最前線
Micronが浮遊ゲート技術の3D NANDフラッシュ開発から撤退へ
2018年8月13日 06:00
Micron Technologyが次世代(第4世代)の3D NANDフラッシュの開発では、現行世代(第3世代)まで採用していた浮遊ゲート(フローティングゲート)方式のメモリセルではなく、電荷捕獲(チャージトラップ)方式のメモリセルを採用することを明らかにした。2018年8月7日にフラッシュメモリに関するイベント「Flash Memory Summit」の基調講演で、ふれたもの。
Micron Technology(以降は「Micron」と記述)は2006年から現在まで、IntelとNANDフラッシュメモリを共同開発してきた。現時点においてMicronとIntelが共同開発中の3D NANDフラッシュは、「第3世代(Gen3)」と呼ぶ、96層のワード線積層数を備える3D NAND技術である。
今年(2018年)の1月8日にMicronとIntelは、NANDフラッシュの共同開発を近い将来に解消すると正式に発表した。具体的には、第3世代の3D NAND技術を完成させて各社が量産に入った後は、共同開発プログラムを解消し、それぞれが独自に第4世代以降の3D NANDフラッシュを開発すると表明していた(IntelとMicronが歩んだNANDフラッシュ連合の始まりと終わり参照)。この発表はフラッシュメモリ業界とSSD(Solid State Drive)業界をかなり驚かせた。そして両社の3D NAND開発の行方には、少なくない関心が払われていた。
衝撃的な発表の後は、どのように推移したか。今年の前半を見るかぎり、両社は現在の共同開発プログラムに基づく製品を、順調に開発してきた。5月には、第2世代(64層)でQLC(4bit/セル)方式を導入した1Tbit/ダイの超大容量3D NANDフラッシュの開発完了を共同で発表した(Micron、7mm厚2.5インチで容量7.68TBの“QLC NAND”採用SSD参照)。
続く6月には、国際学会VLSIシンポジウムで、Micronが第3世代(96層)の3D NAND技術による記憶容量512Gbitのシリコンダイを開発したことを公表した(MicronがDRAMと3D NANDの開発状況を一部明らかに参照)。こちらは従来と同様に、TLC(3bit/セル)方式を採用したNANDフラッシュである。
6月の国際学会VLSIシンポジウムでMicronは、次世代である第4世代(Gen4)の3D NANDフラッシュ技術についてもわずかにふれていた。しかしそれは技術内容に関するものではなく、性能が第3世代に比べて向上するという説明にとどまっていた。
3D NANDのセル技術は、すべてが電荷捕獲方式へ
ところが8月に開催されたFlash Memory Summitの基調講演でMicronは、第4世代の3D NAND技術に関するきわめて重要な情報を公表した。情報量はごく少なく、なおかつ講演ではさりげなく紹介したため、重要性に気づいた聴講者は一部を除くとあまりいなかったようだ。もっとも、Flash Memory Summitの聴講者の多くは、フラッシュメモリのセル技術には関心を持っていないという可能性もある。
基調講演を担当したのはMicronでストレージ事業部門のバイスプレジデントをつとめるDerek D. Dicker氏である。そして34枚前後とみられる講演スライドのなかで、3枚だけは、別の人物による説明があった。不揮発性メモリ集積化担当バイスプレジデントをつとめるRuss Meyer氏による、次世代(第4世代)の3D NAND技術の紹介である。
3枚のスライドのなかで、最初の1枚はMeyer氏を紹介するスライドである。次の1枚が、第4世代の3D NAND技術の内容に関するスライド、最後の1枚が第4世代の3D NAND技術によって実現する性能向上を説明したスライドとなっていた。実質的にはわずか2枚である。
第4世代の3D NAND技術を説明する最初のスライドでは右側に概要説明のテキストが置かれていた。まず、Micronが「単独で」第4世代の技術を開発するとあった。これはすでに発表されていることなので、驚くには値しない。
問題なのは次の説明テキストである。「CMOS under Array」技術と新規の「電荷捕獲(チャージトラップ)セル」技術を組み合わせると記述してあった。
「CMOS under Array」技術は、MicronとIntelが3D NANDフラッシュの量産に導入済みの技術で、周辺回路とメモリセルアレイを積層することによってシリコンダイ面積を削減する技術である。シリコンダイ面積が小さくなるとシリコンウェハ1枚から取れるシリコンダイの枚数が増加し、シリコンダイ当たりの製造コストが下がる。
そして「新規の電荷捕獲セル技術(novel charge trap cell technology)」。これは第1世代から第3世代までずっと採用してきた浮遊ゲート(フローティングゲート)セル技術を、第4世代では採用しないことを意味する。
3D NANDフラッシュのメモリセル技術ではこれまで、電荷捕獲(チャージトラップ)技術と浮遊ゲート(フローティングゲート)技術の2つの技術が併存してきた。電荷捕獲技術を採用しているのは、Samsung Electronics、東芝とWestern Digitalの企業連合、SK Hynixである。浮遊ゲート技術を採用しているのは、IntelとMicronの企業連合だけだった。
電荷捕獲技術と浮遊ゲート技術を比較したときによく言われているのは、メモリセルの構造は電荷捕獲技術が比較的単純で作りやすく、長期信頼性、とくに高温特性に関しては浮遊ゲート技術が有利であるというものだ。もちろん電荷捕獲技術を採用している陣営は「実用的に問題ない信頼性を確保している」と表明しており、浮遊ゲート技術を採用している陣営は「コストの競争力は十分にある」と主張してきた。
ここで重要なのは、3D NANDフラッシュメモリに対する要求仕様の強弱と技術的な難易度の関係である。3D NANDフラッシュメモリに対する要求を、いささか乱暴だが、あえて「製造コストの低減(記憶密度の向上)」と「長期信頼性の維持(データ保持期間と書き換えサイクル回数)」に分けて考えてみよう。
フラッシュメモリの顧客であるストレージ業界から来るもっとも強い要求は、「製造コストの低減(記憶密度の向上)」であり、3D NANDフラッシュを実現する技術のなかでは、この部分がもっとも難しい。
「長期信頼性の維持(データ保持期間と書き換えサイクル回数)」も重要ではあるのだが、現実には書き換えサイクル回数はこれまでずっと低下してきた。つまり優先順位がコスト低減よりも低いということだ。これに対してデータ保持期間(10年)は重要で、ずっと維持されてきた。書き換えサイクル回数とデータ保持期間にはトレードオフの関係があり、書き換えサイクル回数を犠牲にすることで、10年のデータ保持期間を維持してきたとも言える。
まとめると、「信頼性(書き換えサイクル回数)を犠牲にしてでも製造コストの削減(記憶密度の向上)を追求する」という考え方が、3D NANDフラッシュ開発の基本方針であり、今後も変わらない。そうなると、「信頼性が高いけれどもセルの構造が複雑で製造コストが下げにくい」という浮遊ゲート技術の特性は、将来を考えるとかなり厳しい。
このためフラッシュメモリ業界の一部では、「Intel-Micron連合の浮遊ゲート技術は将来が厳しい」という展望がささやかれていた。そして今年1月の共同開発解消という発表を受け、製造コストでSamsungや東芝などと競争しなければならないMicronは、いずれ浮遊ゲート技術から電荷捕獲技術へと転換するのではないかという見方が出ていた。今回の発表は、こういった見方を裏付けたとも言える。
新規の電荷捕獲セル技術で初めから最難関に挑む
ここからは、MicronがFlash Memory Summitの基調講演セッションで述べた内容に戻ろう。スライドでMicronが第4世代技術に関して「CMOS Under Array(CUA)」を採用すると述べたことには、意味がある。これまでCUA技術と組み合わせていたのは、浮遊ゲート技術のメモリセルアレイであるからだ。
わざわざ「新規の電荷捕獲セル技術」と「CUA技術」を組み合わせると書いたことからは、電荷捕獲セル向けにCUA技術の開発が必要であることと、シリコンダイ面積の削減手法であるCUAを電荷捕獲技術でも採用するという意志が読み取れる。
そして第4世代に関する最後のスライドでは、第4世代の3D NANDフラッシュ技術によって第3世代に比べて書き込みスループットが30％向上するとともに、ビット当たりの書き込みエネルギーが40％減少すると述べていた。これらの数字は、6月に国際学会VLSIシンポジウムでMicronが説明していたものとまったく同じである。
Flash Memory Summitの基調講演でMicronは、第4世代の3D NAND技術がどのくらいのワード線積層数を狙うのかには、ふれなかった。ただし、国際学会VLSIシンポジウムの発表論文では、120層を超える層数を実現する予定だと述べている。128層が有力な候補だろう。セル技術が変更になったからといって、たとえば64層付近で製品化しても、商業的にはあまり意味がない(研究試作としての意味は十分にある)。96層の第3世代よりも記憶密度を高めることは、必須の条件だ。
この7月16日にIntelとMicronは、もう1つの共同開発プロジェクトである「3D XPointメモリ」に関してリリースを発行した。その主旨は、第2世代の3D XPointメモリの共同開発を来年(2019年)前半にも完了させ、その先は各社が独自にどのようにするかを決めていく、というものだ。
2015年7月に両社が3D XPointメモリの共同開発を華々しく発表してから3年が経過した(Intel-Micron連合が発表した“革新的な”不揮発性メモリ技術の中身参照)。現在、Intelは「Optane」ブランドでSSDやHDDキャッシュ、さらにはDIMMへと積極的に応用製品を拡大しているのに対し、Micronは未だに、応用製品の販売に踏み切っていない。両社の姿勢には、明確な差がある。
3D XPointメモリの共同開発プロジェクトが近い将来に解消したら、Micronは3D XPointメモリの開発を継続するだろうか。現状からは、そのようには見えない。不揮発性メモリ開発のリソースを次世代(第4世代)3D NANDフラッシュ技術の開発に集中していくように見える。
一方、Intelはどうするのだろうか。現状からすると、3D XPointメモリの応用製品を今後も積極的に展開していくように見える。そして現在のところIntelは、第4世代の3D NANDフラッシュ技術に関する情報をまったく発信していない。3D NANDフラッシュ開発は第3世代にとどまり、第4世代の独自開発には踏み込まないように感じる。
3D NANDフラッシュメモリと3D XPointメモリという、いずれも革新的な不揮発性メモリで共同開発プロジェクトを組んだMicronとIntel。両社が不揮発性半導体メモリの開発でまったくべつべつの道を歩みはじめる日は、すぐそこまで迫っているのかもしれない。