福田昭のセミコン業界最前線

1,000層超えを本格的に目指し始めた3D NANDフラッシュ

福田昭

2026年7月6日 09:20

3D NANDフラッシュメモリの高密度化手法(現在)。本コラムで以前に解説した内容(参考記事)を筆者が更新したもの

　3D NANDフラッシュメモリの高密度化が一段と加速しようとしている。高密度化の有力な要素技術である「高層化(ワード線あるいはメモリセルの積層数増加)」が、新たなステージに入った。従来は「デッキ(ティア): 全体数の半分あるいは3分の1程度のワード線を積層した構造」と呼ばれるブロックを、モノリシックに重ねることで全体の高層化を達成していた。しかしこの高層化技術はいくつかの弱点を抱えており、限界に近づきつつある。

　その理由は、モノリシック積層数の増加による製造プロセスの難度上昇、チャンネルスルーホールの長距離化によるチャンネル抵抗の上昇(動作速度の低下)、ワード線金属の薄型化による抵抗上昇(動作速度の低下)、ワード線間絶縁膜の薄型化による上下隣接セル間の干渉増大(信頼性の低下)などだ。

　さらに、ワード線積層数の増加によるブロックサイズ(ブロック容量)の過剰な拡大(読み書き効率の低下)、ワード線引き出し領域(ステアケース領域)の拡大(高層化による記憶密度向上効率の低下)、ウェハ反り量の増大(ウェハハンドリングの難度上昇)といった課題が深刻になる。

3D NANDフラッシュメモリの高密度化限界(ごく近い将来)。本コラムで以前に解説した内容(参考記事)を筆者が更新したもの

　そこで、数百層のデッキを複数枚のウェハに作り込み、各ウェハを接合することでメモリセルの積層数を大幅に高める技術が開発されつつある。「Multi Stacked Cell Array (MSA)」「Cell Multi-Bonding (CMB)」などと呼ばれている。

　2026年6月に米国ハワイ州ホノルルで開催された半導体のデバイス・プロセス技術と集積回路技術に関する国際学会「VLSIシンポジウム(2026 IEEE Symposium on VLSI Technology and Circuits: VLSI 2026)」では、研究開発成果の一部が公表された。

3D NANDフラッシュメモリの高密度化限界を超える要素技術の候補。本コラムで以前に解説した内容(参考記事)を筆者が更新したもの

周辺回路ウェハと複数のセルアレイウェハを張り合わせる

　「Multi Stacked Cell Array(MSA)」あるいは「Cell Multi-Bonding(CMB)」と呼ばれるメモリ積層技術の原理は複雑ではない。たとえば400層のワード線積層数を備える3D NANDセルアレイ(複数デッキ(あるいはティア)で作成)を作り込んだウェハを2枚、張り合わせることで、800層のワード線積層数を実現する。

　セルアレイを作り込んだウェハ(以降は「セルアレイウェハ」と呼称)はステアケース(ワード線引き出し領域)やビット線引き出し領域を備えており、CMOS周辺回路を作り込んだウェハ(以降は「CMOSウェハ」と呼称)と張り合わせることで、1個の3D NANDフラッシュメモリ(シリコンダイ)が完成する。

　VLSIシンポジウムでの公表事例を見ていこう。キオクシアとSandiskの共同研究チームは、218層のワード線を積層したセルアレイウェハ2枚(合計で436層)と、CMOSウェハを張り合わせた3D NANDフラッシュメモリを試作した(講演番号T1.4)。

　さらに、17層のワード線を積層したセルアレイウェハ2枚(合計で34層)と、CMOSウェハを張り合わせた3D NANDフラッシュメモリを試作し、4bit/セル(QLC)方式の多値記憶動作を確認した。3枚のウェハを張り合わせた3D NANDフラッシュメモリでは、過去最多の多値記憶動作となる。

　Samsung Electronicsは、450層のセルウェハ2枚(合計で900層)とCMOSウェハを張り合わせた3D NANDフラッシュメモリを試作した(講演番号TFS1.3)。900層は過去最多のワード線積層数となる。さらに、155層のセルウェハ2枚(合計で310層)とCMOSウェハ1枚を積層した3D NANDフラッシュメモリを試作し、3bit/セル(TLC)方式の多値記憶動作を確認した。

　このほか、Sandisk(講演番号TFS1.4)とキオクシア(同TFS1.5)からそれぞれ、ワード線の積層数が1,000層を超える「Multi Stacked Cell Array(MSA)」を目指した要素技術の発表があった。

VLSIシンポジウムの注目講演(1,000層を目指した超高層3D NANDフラッシュ)。筆者が同シンポジウムのプログラムおよび論文からまとめたもの

キオクシアとSandiskが考案した「Multi Stacked Cell Array(MSA)」(上)とSamsung Electronicsが考案した「Cell Multi-Bonding(CMB)」(下)の断面構造図。いずれもVLSIシンポジウムで公表されたスライド

セルアレイウェハの張り合わせによる高層化の利点と課題

　セルアレイウェハの張り合わせによる高層化(MSA技術あるいはCMB技術)には、いくつもの利点がある。まず、ワード線の積層数を増やしてもセル電流は一定に維持される。モノリシック集積ではセル電流が低下する。

　次にウェハの反り量が一定に収まる。モノリシック集積では、ワード線積層数の増加にほぼ比例してウェハの反り量が増加する。さらに、製造の所要時間が短くなる。セルウェハは並列に製造できるからだ。

　それから、メモリセルアレイのブロック容量が増えない。そして消費電力の増加が抑制される。

キオクシアとSandiskが考案した「MSA(Multi Stacked Cell Array)」と、従来の「CBA(CMOS directly bonded to array)」の比較(英文を和訳したもの)。出所: 2026 VLSIシンポジウム(論文番号T1.4)

　もちろん課題は山積している。ウェハの張り合わせ工程では、位置合わせに高い精度が求められる。ウェハを順番に積み重ねることにより、下のウェハでセルアレイの特性が劣化する恐れがある。ウェハを廃棄することによるコストの増加も懸念材料だろう。

　現在は3枚という、最少枚数のウェハで接合が確認できた状態だ。進化の余地は十分にある。

参加登録者数はハワイ開催で過去最多を更新

　ここからは、VLSIシンポジウム(2026 IEEE Symposium on VLSI Technology and Circuits: VLSI 2026)の開会挨拶で公表された情報をお知らせしよう。本コラムでは6月15日にVLSI 2026の開催概要をご紹介した(参考記事)。以下は追加の情報となる。

2026年6月16日(米国ハワイ時間)の午前に始まったVLSI 2026の開会を告げるスライド。会場であるハワイ州ホノルルのリゾートホテル「Hilton Hawaiian Village」の外観。開会挨拶のスライドから

　投稿論文数はテクノロジ側が414件、回路側が581件、合同(ジョイント)側が41件で、1,036件を数える。過去最多の投稿件数を更新した。採択件数はテクノロジ側が96件(採択率23%)、回路側が135件(同23%)、合同側6件(同15%)である。採択件数の合計は237件となる。採択率は22.9%となり、かなり低い。

VLSIシンポジウムの投稿論文件数推移(2014年から2026年)と、採択件数(2026年)。開会挨拶のスライドから

　参加登録者数(2026年6月15日時点)は1,541名である。ハワイ開催としては過去最多となった。VLSIシンポジウムはハイブリッド開催なので、リアル参加(オンサイト)とバーチャル参加に分かれる。リアル参加登録者は1,407名で、これもハワイ開催としては過去最多を更新した。なお、バーチャル参加登録者は134名である。バーチャル参加登録は閉会後もしばらく可能なので、さらに増える可能性が高い。