福田昭のセミコン業界最前線
コバルト金属が引き起こす20年ぶりの配線大改革
2018年6月18日 12:03
最先端LSIの多層配線技術が20年ぶりに、大きく変わろうとしている。最先端の多層配線技術におけるこれまでの主役は、銅(Cu)とタングステン(W)だった。これからの主役は、コバルト(Co)が担う。
配線材料の主役である銅は、微細化によって電気抵抗が上昇するとともに、配線寿命の維持が困難になる。このため、材料をコバルトに変更して電気抵抗の上昇を抑制するとともに、配線寿命を確保する。
コンタクト材料の主役であるタングステンは、微細化によって電気抵抗が急激に増大する。このため、材料をコバルトに変更して電気抵抗を下げる。
7nm世代～5nm世代の製造技術から、コバルトへの移行が始まる見込みだ。コバルトが最初に導入されるのは、最先端ロジックのコンタクト工程だとみられる。それから、最先端ロジックの金属配線工程(最も配線ピッチが狭い層)で、コバルトを銅の代替材料として採用する。
最先端ロジックの性能を支える配線の基本特性
最先端ロジックの速度、言い換えると遅延時間は、トランジスタのスイッチング時間と配線の遅延時間で決まる。28nm世代くらいまでは最先端ロジックの遅延時間を支配するのはおもに、トランジスタのスイッチング時間だった。ところが22nm世代以降は、配線の遅延時間が無視できない大きさとなってきた。14nm世代以降では、トランジスタのスイッチング時間を短くしても、配線の遅延時間が増加するために、全体としてはロジックの遅延時間がかえって長くなる恐れがある。もちろん実際にはそのようなことはなく、配線技術の工夫(配線層数の増加や絶縁膜の改良など)により、微細化しても配線遅延の増加は抑制されてきた。
配線の遅延時間を決めるのはおもに、配線抵抗と配線容量(静電容量)である。いずれも低い、あるいは小さいことが望ましい。配線抵抗が上昇すると、配線電流によって信号電圧が低下するほか、信号パルスの立ち上がり時間が伸びる。また抵抗損によって消費電力が増加するとともに温度が上昇する。配線容量が増加すると、信号パルスの立ち上がり時間が伸びるとともに、配線による消費電力が増加する。悪いことだらけである。
配線に関するもう1つの重要な指標に寿命(配線寿命)がある。5年、10年といった長い間には、配線は劣化する。最先端ロジックで配線寿命を決めるのはおもに、エレクトロマイグレーション(EM)である。
EMは、電流によって配線中の金属原子(厳密には金属イオン)が動いて配線やビアなどが変形する現象を指す。変形が進むと抵抗増大や断線、短絡などの不良が発生する。EMは電流が多いと加速されるので、高速性を重視する最先端ロジックでは問題となることが少なくない。またEMは温度が上昇すると進行が早まる。配線抵抗の増大による温度の上昇が、EMによる配線寿命を短くする恐れがある。
アルミニウムから銅とタングステンへの交代で起こった重要な事実
上記の課題に対処するために最先端LSIの多層配線技術が大きく変わるのは、20年ぶりのことである。言い換えると20年前にも、多層配線技術の大きな変更があったということだ。それはアルミニウム(Al)から、銅とタングステンへの変更である。アルミニウムから銅への変更については、本コラムで過去に解説したので記事(見えてきた5nm世代以降の次世代配線技術と究極の配線技術)を参照されたい。
アルミニウムから銅への変更では、IBMが開発したプロセス技術「デュアルダマシン(dual damascene)技術」が量産導入の決定打となった。デュアルダマシン技術を構成するのは、電気メッキによって銅薄膜を成長させる技術(配線とビアの両方を一気に成長させる技術)と、CMP(Chemical Mechanical Polishing)によって余分な銅薄膜を削って平坦化する技術である。
またこれとは別に、トランジスタの電極と金属配線を結ぶコンタクトにも、アルミニウムではなくタングステンが導入された。
コンタクトにアルミニウムではなくタングステンを使うのは、2つの理由からだ。1つは、細長い穴に金属材料をきれいに埋め込むためである。アルミニウムではこれが難しく、局所的な抵抗の増大や配線寿命の短縮といった問題を生じていた。タングステンはCVD(化学的気相成長)で成膜できるので、細長い穴でもきれいに金属を埋め込める。もう1つはタングステンは、エレクトロマイグレーションを起こす懸念がない、ということである。ロジック半導体がふつうに扱う電流領域では、タングステンのコンタクトの寿命は半永久的だと言える。
トランジスタとトランジスタを電気的に接続する構造の概要
上記のような変更によって、トランジスタ(MOS FET)と別のトランジスタ(MOS FET)の間を電気的に接続する構造(インターコネクト)は、ロジック半導体では以下のようなものとなった。以降の議論のベースとなるので、少し丁寧に説明しよう。
はじめはMOS FETのドレイン/ソースが電気信号の出発点となる。ドレイン/ソースの材料はシリコン、あるいはシリコンと金属の合金(シリサイド)である。
電気信号はMOS FETを出発すると、コンタクト(細長い円筒状の金属柱)を通過する。コンタクトの材料は、タングステンである。といっても実際の構造はもっと複雑で、タングステンと下地のソース/ドレインの接触抵抗を下げるための薄い金属膜(「アンカー」と呼ぶ)がコンタクトの底に存在する。そしてタングステン原子が周囲の絶縁膜に拡散するのでこれを防ぐための薄い金属膜(「バリア」と呼ぶ)で側壁を覆う。さらにはタングステンを成膜するための核となる薄い金属(「核形成膜」と呼ぶ)が必要となる。
コンタクトを通過した電気信号は、配線(「第1層金属配線」のこと、「M1」と呼ぶことが多い)に入る。配線の形状は縦長の直方体で、材料は銅である。コンタクトと同様に、配線の構造もそれほど単純ではない。厳密には、アルミニウムを材料とする配線(アルミニウム配線)の構造は比較的単純だった。極端に言えば、アルミニウムの直方体が配線であり、アルミニウムと周囲の絶縁膜とが接触していた。
しかし銅を材料とする配線(銅配線)では、アルミニウム配線とは違って簡素な構造とはならない。まず、タングステン原子と同様に銅原子も絶縁膜中に拡散するので、拡散を防ぐためのバリア層が必須である。さらに、銅の配線膜は電解メッキ(ECD:Electro-Chemical Deposition)によって成膜するのだが、電解メッキの元となる薄い銅膜のCVD成長を均一に実行するために「ライナー」と呼ぶ薄い金属膜をバリア膜の表面にあらかじめ成膜しておく。
電気信号の経路に話題を戻そう。M1を通過した電気信号は、多層配線の層間を接続する細長い金属柱(「ビア」)に入り、第2層の金属配線(「M2」と呼ぶことが多い)に入る。ビアとM2の材料も銅である。ビアとM2の構造はM1と同様であり、ライナー膜とバリア膜を必要とする。
この先は、ビアを経由してさらに上層の第3層金属配線を経由することもある。今回は概要説明が目的なので、第2層の金属配線(M2)を経由した電気信号はビアを通過してM1へと戻り、M1からコンタクトを経由してMOS FETのゲート金属へと至る。ただし実際にはM1に相当する部分はビアと等しい。なぜかというと、M1はソース/ドレインと接続する平行配線群で、M2はM1と直交する平行配線群になるようにレイアウトされているからだ。そしてM2はゲートと接続する配線の役割を担う。
ちなみにM1とM3は同じ方向の平行な直線群、M2とM4は同じ方向の平行な直線群となるようにレイアウトされている。そして絶縁膜を挟んでM1とM2は直交し、M2とM3は直交し、M3とM4が直交する。互い違いのレイアウトなのだ。
コンタクト金属がタングステンがコバルトに移行する理由
以上で説明したのは、20nm世代や14nm世代のトランジスタ間を結ぶインターコネクトの構造と金属材料の代表的な例だ。はじめに述べたように、7nm世代や5nm世代などの微細なロジックでは、インターコネクトの構造は基本的に変わらないものの、コンタクトと配線の金属材料が大きく変わる。コンタクトはタングステンからコバルトへ、配線は銅からコバルトへ移行する。
タングステンのコンタクトで微細化が困難になる理由は、電気抵抗の急激な上昇である。すでに述べたように、タングステンコンタクトの側壁には、バリア層と核形成膜が存在する。バリア層と核形成膜はタングステンよりも抵抗値が高く、キャリアの電子を通す経路としての役割はあまりない。
製造技術を微細化するときには、微細化の度合いと同じ程度にバリア層と核形成膜を薄くしたい。だが、実際には同じようには薄くできない。あまり薄くすると、それぞれの役割を果たさなくなるからだ。その結果、肝心のタングステン層が薄くなり、コンタクトの電気抵抗が上昇する。
そこで、タングステンをコバルトで置き換えることでこれらの問題を解決する。コバルトを導入することの利点は、バリア層を薄くできることと、核形成膜が要らないことだ。このため同じ寸法の微細なコンタクトでも、タングステンに比べるとコバルトは厚み、すなわち、体積を大きく確保できる。この結果、電気抵抗を下げられる。タングステンとコバルトの抵抗率(バルク)はコバルトがやや高いものの、微細化すればするほどコンタクトの体積比ではコバルトが大きくなるので、コバルトのコンタクトが有利になる。
配線金属が銅からコバルトに移行する理由
銅配線の微細化による課題はおもに2つある。電流密度の増大(エレクトロマイグレーション寿命の低下)と、配線抵抗値の上昇だ。
はじめに大きな問題となったのは、最先端の超高速ロジックにおけるエレクトロマイグレーション寿命の短縮である。寿命の短縮を避けるためには電流値を低くしなければならないが、実際には難しい。それどころか、微細化によって配線容量が増加するので、配線遅延を抑えるためには、電流はむしろ増やしたい。
そこで解決策として登場したのが、銅配線(銅配線)の側壁を「キャップ層」と呼ぶ薄い金属層で覆うことである。そして実際に20nm世代から、コバルト薄膜が銅配線のキャップ層として導入が始まった。その後、16/14nm世代、10nm世代と製造技術の微細化が進行するにつれて、コバルトキャップ層を採用した銅配線が増加した。コバルトは電流密度の許容値が銅よりも高く、エレクトロマイグレーション耐性が高い。
そして7nm世代(Intelでは10nm世代に相当)以降では、配線金属そのものが銅ではなく、コバルトに置き換わりはじめる。エレクトロマイグレーション寿命の低下に加え、電気抵抗の上昇が無視できなくなってきたからだ。
銅配線で電気抵抗が上昇する大きな要因は、キャリア(自由電子)の散乱である。銅配線では電子の平均自由工程が長い。微細化によって結晶粒界による散乱と、配線表面による散乱が増加し、実効的な抵抗率を増加させる。バルクの抵抗率では、銅はコバルトよりも低い。ところが微細化が進むと、銅の実効的な抵抗率が上昇し、コバルトよりも高くなってしまう。この結果、配線金属そのものを銅からコバルトに置き換えると、電気抵抗が下がり、さらにはエレクトロマイグレーション寿命が伸びるという利点が生じる。
製造コストの増大が課題、採用は最先端高性能ロジックから
銅配線のキャップ層や銅配線を置き換える金属の候補にはコバルトのほか、ルテニウム(Ru)がある。しかし、半導体製造装置の大手ベンダーであるApplied Materialによると、ルテニウムは化学的気相成長(CVD)法による成膜が難しいこと、細長い溝や孔をきれいに埋め込む技術が未完成であることなどの問題があることから、量産導入は現状では難しい。
コンタクトと配線へのコバルト導入における大きな課題は、製造コストの増大だろう。新規装置の導入コストと、コバルトの材料コストが懸念材料だ。当面はチップ単価の高い、最先端の大規模高性能ロジックから採用がはじまるとみられる。普及が一気に進むとは考えにくい。ゆっくりと、着実に浸透していくことになるだろう。