6層のクロスポイントと1Znm技術で実現する1Tbitの超大容量不揮発性メモリ

6層の3次元クロスポイントPCM「3D XPCM」の構造図。周辺回路のシリコン面積を削減するため、デコーダとセンスアンプはメモリセルアレイの下にレイアウトする予定。2019 VLSIシンポジウムの論文集から

　IBMとMacronix Internationalの共同研究グループは、相変化メモリ(PCM)を記憶素子とするクロスポイント構造の大容量不揮発性メモリ技術の開発成果を国際学会「VLSIシンポジウム」(技術講演会は6月11日～6月13日に京都で開催)で6月11日に発表し、1Tbit/ダイと大きな記憶容量を6層の3次元積層クロスポイント技術と1Znm世代の微細な製造技術によって実現可能だと説明した(講演番号6-1)。

　両社は以前から、PCMの共同研究プロジェクト「IBM/Macronix Phase Change Memory Joint Project」を進めている。この5月に米国カリフォルニア州モントレーで開催された国際学会「国際メモリワークショップ(IMW)」では、PCMを記憶素子とするクロスポイント構造のメモリセル技術を一部、公表していた(Intelの高速大容量メモリ「Optane」を追いかける参照)。今回「VLSIシンポジウム」で発表した開発成果は、IMWにおける成果発表の続編に相当する。

　メモリセルは2端子の記憶素子と2端子のセレクタを積層した構造であり、記憶素子にはPCM、セレクタには「オボニックスイッチ(OTS : Ovonic Threshold Switch)」を使う。PCMの組成は「GST-225」と呼ばれている標準的なもの。Geが2、Sbが2、Teが5の比率のカルコゲナイド合金GeSbTeである。

　OTSのカルコゲナイド合金には2種類の組成を検討している。1つは「OTS-A(IMWでは「Selector A」と表記)」と呼ぶ、TeAsGeSiSeベースの合金であり、もう1つは、「OTS-B(IMWでは「Selector B)」と呼ぶ、AsSeGeベースの合金である。これらのメモリセル技術は、IMWの発表とVLSIシンポジウムの発表で変わらない。

　2種類のOTSセレクタでそれぞれ直径が約80nmのメモリセルを試作し、データ書き換え動作(リセット動作とセット動作)の電流電圧特性を測定した。書き換え動作は正常に実行されている。読み出しマージンを最大化するために必要な書き換え電圧パルスの幅は、約100nsである。電圧の高さはリセット動作が約3.7V、セット動作が約2.7V。

メモリセルのしきい電圧と、メモリセルの断面を電子顕微鏡で観察した画像。左が「OTS-A」をセレクタに選んだセル、右が「「OTS-B」をセレクタに選んだセル。セルの直径は約80nmである。2019 VLSIシンポジウムの論文集から

セルアレイの積層数を増やすと周辺回路の面積が急速に増大

　3次元クロスポイント構造では、メモリセルアレイの積層数を増やすことによって記憶容量を拡大する。ただし、積層数の増加は、周辺回路のシリコン面積の増加を招く。そこで積層数と製造コストの関係を見積もった。すると6層のときに製造コストが最小となり、8層ではデコーダの面積が急速に増加して製造コストが上昇した。

　そこで6層の3次元クロスポイント構造を前提に、シリコンダイ当たりで1Tbitの記憶容量を達成できる製造技術を推定した。その結果、1Znm世代の製造技術を使うと、1Tbitを実現できることがわかった。具体的には、20nm世代では0.4Tbit前後、1Xnm世代では0.6Tbit前後、1Ynm世代では0.8Tbit前後の記憶容量となっている。

メモリセルアレイの積層数と製造コスト、デコーダ面積の関係。2019 VLSIシンポジウムの論文集から

製造技術の世代と記憶容量、周辺回路ノードに対する要求の関係。2019 VLSIシンポジウムの論文集から

　IBMとMacronixの共同研究グループは、記憶容量を計算するモデルとなったシリコンダイの面積を公表していない。ただし、手がかりはある。20nm技術で2層の3次元クロスポイント構造を採用したIntelの大容量不揮発性メモリ「Optane」(「3D XPointメモリ」とも呼ぶ)は、シリコンダイ当たりの記憶容量が128Gbitなのである。これをそのまま6層にすると記憶容量が3倍、すなわち384Gbitとなる。およそ0.4Tbitであり、IBMとMacronixの共同研究グループが推定した記憶容量とほぼ一致する。「Optane」をモデルにしている可能性は、少なくないと見られる。