笠原一輝のユビキタス情報局
AMD RyzenがIntelより優位な理由。プロセッサの競争軸を変えていく「3Dパッケージング技術」とは？
～AMDが3D Chiplet Technologyを発表
2021年6月2日 06:55
AMDのリサ・スーCEOは、5月31日より開催されているCOMPUTEX TAIPEI Virtualの基調講演に登壇し、同社の最新製品やテクノロジの紹介を行なった。ここでは、AMDがその中で発表した「3D Chiplet Technology」に関する話題に触れていきたい。
3D Chiplet Technologyは、AMDがクライアントPC向けの「Ryzen」やサーバー向けの「EPYC」で導入した2Dのダイ混載技術「Chiplet Technology」の3D版。従来はパッケージの横方向に複数のダイを搭載していたが、3D Chiplet TechnologyではCCDと呼ばれ、CPUダイにSRAMが縦方向に搭載される「ダイスタッキング」という技術を採用している。
Intelも「Foveros」(フォベロス)と呼ばれる3Dダイスタッキング技術を2018年12月に発表し、2020年に「Intel Core processors with Intel Hybrid Technology」(開発コードネーム：Lakefield)として投入済みだ。
このように、こうしたパッケージング技術(パッケージにチップを実装する技術のこと)は、プロセッサのアーキテクチャ、そして製造技術に続き、プロセッサ競争の第3の競争軸になっていくと考えられている。
Intelは最大40コアなのにAMDは最大64コア。その秘密はチップレットにあり
今回COMPUTEX TAIPEI Virtualの基調講演の冒頭で、AMDのリサ・スーCEOは、AMDが3月に発表した第3世代EPYCプロセッサ(以下第3世代EPYC、開発コードネーム：Milan)と、4月にIntelが発表した第3世代Xeon Scalable Processors(以下第3世代Xeon SP、開発コードネーム：Ice Lake)の性能比較を行なった。
前者は64コアのEPYC 7763、後者は40コアのXeon Platinum 8380となる。スー氏はEC(電子商取引)のサーバーとして利用した場合、EPYC 7763が50%ほど高い性能を発揮するとアピールした。
サーバーのワークロードというのは非常に複雑で、1つのアプリケーションでの性能が、ほかでも同じように発揮されるかと言うと、そうではないのだが、ここではその話は脇に置いておこう。
今回のように、AMDがIntelのプロセッサを性能で上回っている最大の理由についてだが、まずCPUコア数がIntelよりも多いことが挙げられる。1つのパッケージあたりで比較した場合、AMD側の最高数は64コアであるのに対して、Intelの最高数は40コアだからだ。
では、なぜAMDの方がCPUコアが多いのだろうか？ その答えは「パッケージング技術」にある。
Intelの第3世代Xeon SPは、トラディショナルなモノリシック・ダイと呼ばれるパッケージの中に1つのダイが入っている。巨大なダイに40個のCPUコアが実装され、1つ1つのダイが大きいだけに製造も難しく、歩留まり(製造したチップの中で正常品が採れる割合のこと)を上げるのが容易ではないと言われている。
これに対してAMDのEPYCには、「Chiplet Technology」というパッケージング技術が採用されている。チップレットはCCD(Core Chiplet Die)と呼ばれるCPUコアだけのダイと、IOD(I/O Die)が混載して搭載されている。
CCDは1つのダイで8コアのCPUとなっていて、クライアントPC用のRyzenなどと共通になっており(デスクトップPC向けでもGPUを内蔵したGシリーズと、同じくGPUを内蔵しているノートPC向けは別)、デスクトップPCなら、CCD1つとIODで8コア製品を、CCD2つとIODで16コアの製品へと構成を変えることが可能だ。サーバーの場合はCCDが8つとIODが1つという最大構成が可能で、8コア×8＝64コアという製品を作ることができる。
その結果が、今回スー氏が示したような製品の性能差に繋がっていると言えるだろう。デスクトップPC向けのRyzenが、IntelのデスクトップPC向けCoreプロセッサをコア数で上回っているのも全く同じ理屈で、AMDがここ数年で躍進した最大の理由は、実はこのチップレットの採用にあると言っても過言ではない。
チップレットを3D方向に拡張する「3D Chiplet Technology」。1つのCCDに64MBのSRAMを積載
こうしたAMDのチップレットが、パッケージ内部で横方向に展開するものだとすると、COMPUTEX TAIPEIで発表された「3D Chiplet Technology」は、パッケージの縦方向にチップを展開するパッケージング技術となる。
AMDが今回発表したのは、CCDのダイの上に、7nmで製造されるSRAMを縦方向に積層するというもので、64MBのSRAMのダイをZen 3ベースのCPUコアの上にスタッキングし、SRAMの左右には隙間を埋めるシリコンを埋め込んで成形する。
ダイとダイはTSV(Through Silicon Via)という手法を用いて、CPUダイに開けられている穴を突き抜け、CPUのインターポーザに直結される仕組みになっている。これにより、中間にインターポーザなどの基板を入れたりせずに、ダイとダイの直接積載を可能にし、かつCPUとSRAM間の通信を高速に行なうことができる。
スー氏によれば、このSRAMはL3キャッシュとして動作するとのこと(そしてオンダイのSRAMも引き続きL3キャッシュとして利用できる)。無論、オンダイのSRAMの方が高速に動作するし、メモリレイテンシは削減できるが、今回のようにオフダイになるとその分レイテンシは増加する。しかし、容量は増やせるため、性能の向上が可能になる。
今回スー氏がデモに用意したのは現行製品となるRyzen 9 5900Xと、同氏がRyzen 5000 Series 3D Chiplet Prototypeと呼んでいた3D Chiplet Technologyに対応した製品だ。
Ryzen 9 5900Xは、2つのCCDを内蔵しており(CPUのコア数は12コア、CCD1つあたり2コアが無効になっており、6コア×2となる)、L3キャッシュを64MB搭載している。5900Xには8コア(うち2つは無効にされている)のCCDが2つ載っているので、1つのCCDあたりのL3キャッシュは32MBという計算になる。
これに対してRyzen 5000 Series 3D Chiplet Prototypeも12コアとなっているので、CCDは同じように2つ搭載していると考えられる。1つのCCDにつき64MBのSRAMが混載される形だと考えると、オンダイの32MBと3D搭載される64MBを合わせて、96MBのL3キャッシュが利用できる計算になる。
つまりパッケージ全体では192MBとなり、現行製品(64MB)の3倍のL3キャッシュが搭載されることになる。
スー氏が公開したデモを見ると、Ryzen 9 5900X(12コア、L3キャッシュ64MB)と、Ryzen 5000 Series 3D Chiplet Prototype(12コア、192MB)とでゲームのフレームレートを比較しており、後者が前者を12%上回るという結果が示された。ほかのゲームも入れると約15%の性能向上があるということだった。
L3キャッシュの容量が増えるということは、メモリレイテンシ(CPUがメモリのデータを読み込むまでの遅延)が減るので、そうした効果があることはスー氏が示した結果からも分かるだろう。
スー氏はSRAMを3D積層した製品を、今年(2021年)の末までにリリースすると明らかにした。Ryzen 6000シリーズとは言わず、「Ryzen 5000 Series 3D Chiplet Prototype」と呼んでいたので、Ryzen 5000シリーズの追加SKUとして投入されるのだろう。
なお、今回スー氏は5nmに微細化された「Zen 4」世代の製品は来年(2022年)に投入すると述べた。既にTSMCの5nmプロセスルールは、Apple M1の製造に利用されているので、製造技術としては既に確立されているものだ。
Intelは今後の製品で3Dスタッキング技術の「Foveros」を採用
ただ、こうした3D積層はAMDの専売特許というわけではない。Intelも同じような技術を実際の製品で既に投入している。2018年のIntel Architecture Dayで公開された「Foveros」(フォベロス)と呼ばれる3D積層技術がそれだ。
このFoverosはその後、2020年に投入された「Intel Core processors with Intel Hybrid Technology」(開発コードネーム：Lakefield)のダイ積層技術として利用されている。Lakefieldのダイ積層では、10nmで製造されるCPU/GPUダイ、22nmで製造されるPCHが3D方向に実装されている。キャッシュとなるSRAMが積層対象になっているAMDとは実現しているアプリケーションは異なっているが、基本的な考え方は一緒だ。
Intelはこのほかにも2Dや2.5Dと呼ばれるダイスタッキング技術を開発して公開しており、それらの詳細に関しては以下の記事を参照してほしい。
既にこうした製造技術をXeのHPC向けバージョンとなる「Ponte Vecchio」に採用することを計画しているほか、2023年のクライアントPC向けのプロセッサとなる「Meteor Lake」でも同じようにCPUやGPUのダイ(Intelではタイルと呼んでいる)を2Dないしは3Dのパッケージング技術で混載する計画だ。
そして、昨年M1をリリースして注目を浴びたAppleも、2Dのダイスタッキング技術を採用している。M1ではSoCのダイの横にメインメモリとなるDRAM(LPDDR4x)をパッケージ内に混載。DRAMの混載は性能面への影響はほとんどないが(インターフェイスの速度はDRAM側の仕様で決まっているので、混載にしたからといって性能が向上することはあり得ない)、基板上の実装面積の削減には大きな効果がある。
実際、海外メディアなどが公開しているMacBook ProやiMac(24型)などのM1搭載製品の分解写真を見ると、基板は非常に小さくなっている。通常のPCであれば、SoCとは別にDRAMを搭載しなければいけないので、基板サイズをかなり小さくすることが可能になる。
そして基板を小さくすることで、より大容量のバッテリを搭載できるようになるし、何より製造コストの削減に繋げることができる。そうしたことも「パッケージング技術が最終製品の差別化ポイントになる」という証拠と言えるだろう。
パッケージング技術は今後プロセッサメーカーの新しい競争軸に。AMD、Intelも投資を急ぐ
重要なことは、今となってはパッケージング技術が、プロセッサメーカーにとっては大きな武器になり得、それを上手く使いこなせないと、他社に差を付けられてしまうという点にある。
それは、Intelのサーバー向けCPUが最大40コアしかないのに、AMDは最大64コアを実現できているという事実が何よりも裏付けているだろう。もちろん、各社ともそれを認識しており、だからこそAMDは今回のCOMPUTEX TAIPEIの基調講演で“トリ”の内容にこの3D Chiplet Technologyを持ってきたのだろう。
そして、その競合となるIntelも同様で、先月(5月4日)には、米国ニューメキシコ州リオ・ランチョにある工場に35億ドル(1ドル＝110円換算で、日本円で約3,850億円)の投資を行ない、Foverosに代表されるような2D/3Dの混載パッケージング技術を実現する後工程(半導体の製造でウェハの製造以降の工程、切り離しやパッケージングなどのこと)の工場とする計画だ。パッケージング技術の重要性を認識しているからこその投資なのだろう。
これまではCPUの性能を測る時にはマイクロアーキテクチャ(内部の仕組みのこと)と、製造プロセスルールの2つが主要なパラメータであって、その善し悪しが語られてきた。しかし、これからはそうした競争軸にパッケージング技術も加えて、3つの柱とすべきだろう。今後ともパッケージング技術の進化には要注目だ。